實現更高信號處理性能的高級技術

高速系統的頻率合成和時鐘產生 　　2013年10月15日 10：00

頻率合成和時鐘產生現已成為高速數據采集和RF設計中的關鍵因素。研討會將討論頻率合成器的主要類型——鎖相環(PLL)和直接數字頻率合成器(DDS)——以及每一種類型所適合的應用。還將詳細討論頻率合成器設計的各個方面。時鐘分配和轉換等其他應用也會涉及，并說明欠佳時鐘導致的一些問題。研討會將給出一些欠佳時鐘設計的例子，以及正確設計可得到的結果。

相關演示：用于選擇、設計、分析頻率合成和時鐘器件的仿真工具

演講人：秦宇 亞洲技術支持中心應用工程師
畢業于北京郵電大學， 碩士學位。2010年加入ADI，專注于射頻及高速產品的應用。