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FPGA 器件密度提高到百萬(wàn)邏輯單元(LE)，因此，設(shè)計(jì)團(tuán)隊(duì)需要實(shí)現(xiàn)更大更復(fù)雜的系統(tǒng)，在更短的時(shí)間內(nèi)滿足越來(lái)越高的性能需求。設(shè)計(jì)人員可以使用系統(tǒng)級(jí)設(shè)計(jì)工具，以最少的投入迅速設(shè)計(jì)高性能系統(tǒng)。為解決FPGA設(shè)計(jì)人員面臨的效能問(wèn)題，Altera開(kāi)發(fā)了系統(tǒng)級(jí)集成工具Qsys。 Qsys自動(dòng)生成互聯(lián)，使用標(biāo)準(zhǔn)接口，從而顯著縮短了開(kāi)發(fā)時(shí)間，增強(qiáng)了設(shè)計(jì)重用性。
Qsys采用業(yè)界首創(chuàng)的針對(duì)FPGA優(yōu)化的芯片網(wǎng)絡(luò)技術(shù)(NoC)，能夠提供存儲(chǔ)器映射和數(shù)據(jù)通路互聯(lián)。相比其前身Altera SOPC Builder，Qsys的性能幾乎提高至兩倍，同時(shí)支持業(yè)界標(biāo)準(zhǔn)IP接口，例如，AMBA，AXI總線。Qsys將延用使用方便的SOPC Builder界面，支持后向兼容，即支持將現(xiàn)有嵌入式系統(tǒng)移植的Qsys。而且，Qsys這一高級(jí)互聯(lián)技術(shù)將支持分層設(shè)計(jì)、漸進(jìn)式編譯以及部分重新配置方法。
Qsys優(yōu)點(diǎn)
加速開(kāi)發(fā)
- 使用方便的GUI界面，支持IP功能和子系統(tǒng)的快速集成。
- 自動(dòng)生成互聯(lián)邏輯(地址/數(shù)據(jù)總線連接、總線寬度匹配邏輯、地址解碼邏輯以及仲裁邏輯，等)
- Altera及其IP合作伙伴提供的即插即用Qsys兼容IP
- 系統(tǒng)HDL自動(dòng)生成
- 分層設(shè)計(jì)流程，實(shí)現(xiàn)了靈活的設(shè)計(jì)，支持基于團(tuán)隊(duì)的設(shè)計(jì)，提高了設(shè)計(jì)重用能力
- 將SOPC Builder設(shè)計(jì)移植到Qsys的移植流程
更快的時(shí)序收斂
- 與SOPC Builder系統(tǒng)互聯(lián)架構(gòu)相比，基于NoC體系結(jié)構(gòu)的高性能Qsys互聯(lián)以及自動(dòng)流水線將性能提高了兩倍
- 控制功能強(qiáng)大的自動(dòng)流水線，滿足fMAX和延時(shí)系統(tǒng)要求
更快的完成驗(yàn)證
- 利用自動(dòng)測(cè)試臺(tái)生成功能并使用驗(yàn)證IP套裝迅速開(kāi)始您的仿真
- 通過(guò)系統(tǒng)控制臺(tái)進(jìn)行發(fā)送讀寫系統(tǒng)級(jí)操作，來(lái)加快電路板開(kāi)發(fā)
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