|
Vivado 設(shè)計(jì)套件是賽靈思今年4月在全球公開(kāi)發(fā)布的以 IP及系統(tǒng)為中心的全新一代顛覆性設(shè)計(jì)環(huán)境，致力于在未來(lái)十年加速“All Programmable”器件的設(shè)計(jì)生產(chǎn)力。
Vivado 設(shè)計(jì)套件最大優(yōu)勢(shì)技術(shù)就是突破了可編程系統(tǒng)集成度和實(shí)現(xiàn)速度兩方面的重大瓶頸，高度集成的設(shè)計(jì)環(huán)境(IDE)和全新一代系統(tǒng)到IC工具， 其中包括高層次綜合工具Vivado HLS、具有業(yè)界最佳System Verilog支持的RTL綜合、革命性創(chuàng)新的分析型布局布線，以及高級(jí)SDC時(shí)序引擎，將C語(yǔ)言和RTL轉(zhuǎn)換的實(shí)現(xiàn)速度加快四倍，將性能提升達(dá)15%。
Vivado HLS高層次綜合工具讓設(shè)計(jì)人員能夠通過(guò)將C、C++或System C代碼綜合到RTL中快速探索出復(fù)雜算法的實(shí)現(xiàn)架構(gòu)。Vivado HLS與系統(tǒng)生成器(System Generator)完美集成在一起，能夠創(chuàng)建出快速仿真模型，支持視頻、圖像、雷達(dá)和基帶無(wú)線電等應(yīng)用的快速開(kāi)發(fā)。Vivado HLS不僅能加速算法實(shí)現(xiàn)，還能將驗(yàn)證時(shí)間縮短多達(dá)1萬(wàn)倍，并通過(guò)支持RTL微架構(gòu)探索改進(jìn)系統(tǒng)性能。
考慮到當(dāng)今的設(shè)計(jì)規(guī)模大、復(fù)雜性高的特點(diǎn)，開(kāi)發(fā)人員面臨著多重設(shè)計(jì)挑戰(zhàn)，難以實(shí)現(xiàn)自動(dòng)設(shè)計(jì)收斂。Vivado設(shè)計(jì)套件的布局布線技術(shù)采用各種分析技巧加速實(shí)現(xiàn)周期，為多種同步的設(shè)計(jì)參數(shù)(包括擁塞、總線長(zhǎng)和時(shí)序等)進(jìn)行最佳優(yōu)化。針對(duì)復(fù)雜設(shè)計(jì)，和ISE設(shè)計(jì)套件相比，Vivado設(shè)計(jì)套件2012.2將性能提升了15%(相當(dāng)于提升了一個(gè)速度等級(jí))。性能的提升不僅擴(kuò)大了賽靈思在中端產(chǎn)品系列的領(lǐng)先優(yōu)勢(shì)，使其性能領(lǐng)先競(jìng)爭(zhēng)器件3個(gè)速度等級(jí)，同時(shí)在高端產(chǎn)品系列提供了更好的性能功耗比， 在低端各個(gè)產(chǎn)品系列提供了更佳的性能。
于此同時(shí)， 為進(jìn)一步提高設(shè)計(jì)生產(chǎn)力，賽靈思持續(xù)與不斷增加的主要賽靈思聯(lián)盟計(jì)劃成員開(kāi)展協(xié)作，共同確保IP核均得到驗(yàn)證、設(shè)計(jì)工具及時(shí)推出以不斷豐富ISE 設(shè)計(jì)套件和Vivado設(shè)計(jì)套件工具。
|
