引言 　　

在某型雷達信號處理系統中，要求由上位機(普通PC)實時監控雷達系統狀態并采集信號處理機的關鍵變量，這就要求在處理機與上位機之間建立實時可靠的連接。同時，上位機也能對信號處理板進行控制，完成諸如處理機復位、DSP程序動態加載等功能。實驗中，處理機和上位機之間的數據傳輸距離不小于8m。在這種前提下，計算機上現有的串口、并口顯然不能滿足要求，而USB2．0接口工作在高速模式時傳輸距離只有3m，其它諸如以太網傳輸的實時性難于滿足要求，光纖通道傳輸的構建成本又太高。基于此，本文提出了一種采用LVDS高速串行總線技術的傳輸方案。

數據傳輸系統方案
　　
由于系統要求傳輸距離大于8m，需采用平衡電纜。對于兩端LVDS接口，可以采用ASIC和FPGA兩種方式實現。由于Xilinx公司生產的Virtex-II系列FPGA直接支持LVDS電平標準，本系統采用XC2V250實現，這不僅省去了專用LVDS電平轉換芯片，節省了成本，而且可以將系統中其它控制邏輯集成在單個FPGA芯片內，從而降低了PCB設計的難度，提高了系統的集成度和可靠性。另外，收發接口邏輯采用FPGA，可以在使用過程中根據需要重新配置傳輸方向，以動態地改變收發通道的數目，大大增強了系統的可重構能力。
　　
整個數據傳輸系統框圖如圖1所示。由于數據傳輸是雙向的，信號處理板和PCI板都有并／串轉換發送模塊和串／并轉換接收模塊(均在FPGA內實現)，兩塊板卡通過平衡電纜連接。此外，在信號處理板上，DSP處理機通過外部總線向FPGA發送緩存區內寫入數據，FPGA通過DSP的主機口完成與DSP存儲空間的數據交換。在PCI板上，FPGA通過PCI控制器和主機進行數據交換。系統工作原理可表述如下：DSP處理機將處理結果通過外部總線輸出到FPGA緩沖存儲器內，在FPGA內完成數據的并／串轉換，并通過LVDS串行接口發送出去。數據通過平衡電纜傳輸至上位機接收卡。在上位機接收卡內，數據經串／并轉換后，送至PCI接口控制電路。上位機輸出數據到DSP處理板的過程則相反。由于系統要求數據傳輸上行數據率小于下行數據率，設計中上行數據傳輸通道數為1，下行數據通道數是4。在傳輸距離大于8m的情況下，實際單通道數據傳輸速率達到264Mbps。

　　
　　
LVDS并／串轉換實現
　　
由于FPGA是通過DSP處理機的外部總線獲得數據的，其數據形式是并行的，所以發送前應將其轉換為串行比特流。FPGA內實現并／串轉換和串行發送功能的模塊HSTX的原理框圖如圖2所示。