基于TMS320C6722的高速鐵路信號發送與接收模擬系統
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1.1信號發送單元
信號發送單元主要實現信號的產生和發送，同時還可在信號中混入噪聲，進行實際軌道信號的模擬。信號發送由上位機控制，上位機選擇發送信號的幅度、載頻、調制頻率等參數，并選擇是否添加噪聲，然后通過USB傳輸到硬件系統控制DDS發碼單元發送相關制式鐵路信號。在發送過程中，上位機界面可以實時顯示信號的發送參數和相應波形。
1．2信號解調單元
信號解調單元負責接收信號，對其進行時域和頻域分析。通過對載頻信息的檢測完成對各種制式的確定，然后按照不同制式的解調算法進行解調。信號解調過程首先由A／D采集DDS發送的軌道信號，然后采集數據送人DSP處理器，DSP判斷信號制式進行相應解調，解調后的數據通過雙口RAM送人ARM協處理器，ARM控制液晶顯示信號制式、載頻、調制頻率等，并通過USB傳輸解調信息到上位機實時顯示。
2.系統硬件分析
系統的硬件整體框架圖如圖2所示。
圖2 硬件整體框架
2．1雙CPU單元
采用TI公司的浮點DSP處理器TMS320C6722作為整個系統的核心，應用其出色的運算能力和數據處理速度快、精度高等優點，完成系統的數據處理任務?？刂茊卧捎肅ORTEX－M3為內核的ARM芯片STM32F103ZET6作為核心，其強大的控制能力，滿足了整個系統的控制要求；其豐富的外設配置，為系統的擴展和升級提供了很大的空間。
2．2主要外圍電路單元
DDS發送單元以AD9831為核心，配合相應算法及程序發送正交化FSK信號和數字編碼信號。由于AD9831頻率寄存器切換選擇線（FSELECT）需由定時器的輸出脈沖控制，以實現多頻之間切換，而DSP芯片定時器未設置定時器的外部引腳，故DDS的控制由協處理器STM32F103ZET完成。
信號采集單元以MAX1322為核心，通過并行數據線與TMS320C6722相連，AD_E0C＃連接C6722的外部中斷引腳，讀寫及片選由CPLD邏輯譯碼產生。
2．3通信單元
系統中DSP和ARM之間采用雙口RAM（IDT70V24）通信。該芯片配有兩套完全獨立的數據線、地址線、讀／寫控制線，允許主從控制器對雙端口存儲器的同一單元進行同時存取。兩套完全獨立的中斷邏輯用來實現兩個CPU之間的握手控制信號；兩套獨立的“忙”邏輯，保證兩個CPU同時對同一單元讀／寫操作的正確性；讀／寫時序與普通單端口存儲器完全一樣，存取速度完全適合高速、實時的通信系統。
PC和ARM之間采用USB或RS－232串口通信。
2．4 CPLD模塊
采用ATMEL公司的CPLD芯片ATF1508AD完成對整個系統的時序控制和硬件接口邏輯。它可以把DSP芯片進一步解放出來集中完成數據處理工作，提高DSP芯片的使用效率；它還實現復位控制、輸出時鐘的功能。
3.軌道信號的改進方案
如果以目前的軌道電路為基礎對現有鐵路軌道信號進行改進，將大大降低改造成本，而且改造容易，可以迅速普及。以下提出的方案基于目前的軌道電路。
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