PCIe 3.0的接收機物理層測試方案 作者： 時間：2017-02-06 來源：網絡 加入技術交流群 掃碼加入和技術大咖面對面交流海量資料庫查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> PCIE 3.0接收端抖動容限測試設置及連接示意圖及測試結果：2012-12-18 11:26:35 上傳下載附件 (139.15 KB)接收機測試推薦使用的碼型為Modified Compliance Pattern；對于Add-In Card被測件來說，誤碼測試儀輸出的100MHz的時鐘需要連接到CBB板的時鐘輸入端口；對于System被測件來說，CLB板上來自于被測系統的100MHz時鐘輸出需要連接到誤碼儀的參考時鐘輸入，經過規范要求的PLL濾波后，用于驅動儀器的信號傳輸。誤碼儀做誤碼檢測時需要過濾到為了信號同步而插入的SKP碼。 上一頁 1 2 3 下一頁
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