基于PC104(Plus)總線的數據接收存儲顯示系統設計
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為了滿足PLX9054上電啟動速度的要求，其時鐘應由晶振直接提供。
系統上電后，PLX9054NFPGA發出復位命令
，同時由FPGA對FIFO進行復位，并完成對FIFO的初始化，以使其處于工作狀態。在FP-GA接收數據時，存儲數據通道和顯示數據通道的數據同時進入FPGA，為了使工控機軟件能夠區分兩路數據，可在FPGA內部根據數據同步信號分別對兩路數據加上幀頭，然后同時寫入FIFO1的D1[0…31]和FIFO2的D2[0…31]。數據半滿后，FPGA要根據兩片FIFO的半滿信號
和
對其進行讀取控制。FIFO的讀取控制主要由
實現。在實際應用中，存儲數據一般要求能夠優先上傳，且數據連續，而對同步顯示的要求相對較低，顯示數據的速率也較低，只要能夠滿足顯示刷新率的要求即可，因此，本設計中存儲數據緩沖區FIFO1的半滿信號
的優先級高于
。具體實現方法是對
進行邏輯運算，圖3所示是其運算邏輯圖。本文引用地址：http://cqxgywz.com/article/202466.htm
運算后可得到化簡結果
，然后令
；之后再在FPGA內部將
、做與運算，可得到
，然后判斷
，若為低，則FPGA向PLX9054發出中斷
。這樣就能保證兩片FIFO的數據根據優先級不斷向上發送。
PLX9054響應中斷后，即可通過LHOLD申請對本地總線進行控制，FPGA則通過LHOLDA作出應答，進而由PLX9054獲得本地總線控制權并啟動DMA傳輸周期。FPGA收到讀信號
和地址選通信號
后，產生
信號，并在最后一個數據傳送信號
有效之前一直保持有效。在此期間，FPGA將根據圖3所示的運算邏輯結果，并按照優先級讀取相應FIFO的數據進行上傳。具體的控制及數據傳輸時序如圖4所示。
由圖4可見，當
同時有效時，其FIFO1的優先級高于FIFO2，故可滿足設計要求。
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