4 系統邏輯與時序功能驗證實驗

　　在本系統中，CPLD開發環境是MAXPLUSII，用Verliog對硬件進行編程。圖6為時序仿真波形，其中CLK是CPLD系統時鐘，vgs1是作為前端逆變電路和后端周波變換電路的同步信號，vgs1′是延遲a1角的信號，vgs1″是vgs1′與vgs1′異或得到的，它作為D觸發器的時鐘信號，PWM是軟化同步后的調制信號，vgs11是S11開關管的觸發脈沖。其中vgs1和vgs1″不作為輸出信號要求輸出，只是為仿真調試方便列出。

　　采用上述主電路結構和控制方式，研制了輸出功率350W，輸出頻率400Hz，輸出電壓115V，開關頻率100kHz的原理樣機。圖7給出的是前端移相全橋的輸出波形，測試點是高頻變壓器的副邊，波形與原理波形一致。因為高頻變壓器漏感的緣故，開通瞬間存在振蕩電壓尖峰。

　　圖8是逆變器的輸出波形，通過兩級LC濾波，波形諧波畸變很小，滿足指標要求。

　　5 結語

　　實現高集成度，高靈活性，具有較高的參考價值。