基于DSP+FPGA的硬件平臺

本系統(tǒng)采用TI公司的高性能浮點數字信號處理器TMS320VC33和定點的TMS320VC5509兩片DSP芯片作為系統(tǒng)的中央CPU，并采用ALTERA公司的Cyclone系列F

PGA設計出高速數字相關器，用于前端的信號同步與捕獲，三個芯片協同工作，并以此為主體架構系統(tǒng)的整個硬件工作平臺。

主要芯片介紹

TMS320VC33是TI公司推出的高性能浮點運算DSP芯片。由于其較高的性能價格比，使其應用較為廣泛。它的結構允許它以定點的速率完成浮點操作，因此非常適合于做高速高精度的浮點運算，這一優(yōu)點對于像短波信道快速估值等實時性精確度要求特別高的數字信號處理應用顯得尤為重要。TMS320VC5509處理器是TI公司最新推出的高性能低功耗定點數字信號處理器TMS320C55x系列中的一員。TMS320C55x系列是在C54x系列的基礎上發(fā)展起來的，能與C54x兼容，不僅增加了硬件資源，也優(yōu)化了資源管理。

TMS320VC5509運行速度快，還可以進行多種并行操作，片內外設資源也比較豐富，與外圍設備的連接很方便，所以非常適合用來作控制用。根據上述兩種處理器的特點，綜合考慮系統(tǒng)的設計要求，我們把TMS320VC5509作為系統(tǒng)的主處理器，而TMS320VC33作為其協處理器。

本文是采用Cyclone系列芯片來實現數字相關器對采樣點值進行一次相關，將相關結果送給中央處理器DSP，進行下一步的同步和解擴等處理。ALTERA公司的Cyclone器件具有專用電路，可以實現雙數據率（DDR）SDRAM和FCRAM接口。Cyclone器件最多有兩個鎖相環(huán)（PLL），共有六個輸出和四種層次化結構，為復雜設計提供了強大的時鐘管理電路。

系統(tǒng)硬件模型框圖及概述

首先從電臺接收過來的基帶擴頻信號是差分輸入的，先經過一個1:1的隔離變壓器變?yōu)閱味溯敵觯俳涍^運放將其抬高到直流電平以上，低通濾波后送到模數轉換器AD7492進行采樣處理，采樣結果在FPGA中鎖存，并在FPGA內部進行希爾伯特變換和相關處理。在一個樣點間隔內，進行當前樣點值的希爾伯特變換，同時并行地進行前一個樣點的相關運算。將相關結果分成四個部分，鎖存在對應的四個地址中，由TMS320VC5509分四次依次讀取。由TMS320VC5509和TMS320VC33完成信號的捕獲和碼元的判決。將處理好的數據通過TMS320VC5509送到數模轉換器TLV5619中進行數模轉換，轉換得到的模擬信號經過低通濾波和運放放大以后，再通過同樣的一個1:1的隔離變壓器變?yōu)椴罘州敵鏊偷綌U頻電臺。如圖3所示為系統(tǒng)的核心部分。

TMS320VC5509和TMS320VC33的互通

本方案采用的是用DSP串口來實現TMS320VC5509和TMS320VC33之間的通信。由于TMS320VC5509的多通道緩沖串口遠比TMS320VC33的串行口功能強大，設置靈活，所以在設計的時候我們就考慮將TMS320VC5509的串口設為主方，TMS320VC33的串口設為從方，連接圖如圖4所示。

將TMS320VC5509內部采樣速率發(fā)生器的輸入參考時鐘設置為CPU時鐘，通過對CPU時鐘的分頻來得到串口移位時鐘和幀同步信號，并由TMS320VC5509提供收發(fā)雙方的移位時鐘，而幀同步信號則由發(fā)送方提供。同時將TMS320VC33設置為標準模式、固定速率的工作方式，與TMS320VC5509的串口匹配。通過雙方設置可以進行每幀16bit或32bit的傳輸。這樣雙方DSP可以通過握手，采用中斷或查詢方式來進行數據的高速收發(fā)，并且還可以靈活地對雙方串口的工作方式進行改進。

下面給出TMS320VC5509多通道緩沖串口及TMS320VC33串行口通信的關鍵程序段。

TMS320V

C5509多通道緩沖串口初始化程序:

MOV #0x0000，PORT(#SPCR2_1) ；采用多通道緩沖模式
MOV #0x0000，PORT(#SPCR1_1)
MOV #0x0040，PORT(#RCR1_1) ；接收每幀1個階段,每階段1個字，字長
MOV #0X0001，PORT(#RCR2_1) ；16比特，不壓擴，1比特延遲
MOV #0x0040，PORT(#XCR1_1) ；發(fā)送每幀1個階段,每階段1個字，字長
MOV #0X0001，PORT(#XCR2_1) ；16比特，不壓擴，1比特延遲
MOV #0x0003，PORT(#SRGR1_1) ；脈寬1個clkr/x，clkr/x為4分頻（最大）
MOV #0x200f，PORT(#SRGR2_1)
MOV #0x0B00，PORT(#PCR1) ； fsr設為輸入
MOV #0x0040，PORT(#SPCR2_1) ；GRST=1，啟動采樣速率發(fā)生器
MOV #0x00c0，PORT(#SPCR2_1) ；FRST=1，啟動幀同步
MOV #0x00c1，PORT(#SPCR2_1) ；XRST=1，啟動發(fā)送器
MOV #0x0001，PORT(#SPCR1_1) ；RRST=1，啟動接收器

TMS320VC33串行口初始化程序：

LDI @p0_addr，ar0 ；p0_addr=808040h 總體控制寄存器
LDI 331h，r1 　；FSX/DX 設定為輸出 CLKX設定為輸入
STI r1，*+ar0(2) ；FSX/DX/CLKX串口控制寄存器
LDI 111h，r1 　；FSR/DR/CLKR設定為輸入
STI r1，*+ar0(3) ；FSR/DR/CLKR串口控制寄存器
LDI @p0_global，r1 ；00e940004h 固定速率 標準模式 16bit 　　STI r1，*ar0
LDI @buff_rec，ar7 ；接收緩沖區(qū)
LDI 020h，ie ；CPU串行端口0接收中斷啟用
STIR1，*+AR0(8)　；AR0指向串行端口總體控制寄存器(00808040h)

結束語

現代通信技術和超大規(guī)模集成電路以及高速信號處理器的高速發(fā)展，使得短波猝發(fā)擴頻通信在軍事通信中極具潛力。本文給出了一種DS-QPSK短波擴頻猝發(fā)通信的系統(tǒng)實現方案，并運用TMS320VC33、TMS320VC5509和ALTERA公司的Cyclone系列FPGA構建的硬件平臺進行了DSP+FPGA的混合硬件實現，得到的系統(tǒng)性能已達到預期的要求，實現了數據的有效實時處理。