- 高性能模擬與混合信號IC領導廠商Silicon Labs(芯科實驗室有限公司)今日宣布針對高速網絡、通信和數據中心等當今互聯網基礎設施的根基，推出業界最高頻率靈活性和領先抖動性能的時鐘解決方案。Silicon Labs的新一代Si534x“片上時鐘樹“系列產品包括高性能時鐘發生器和高集成度Multi-PLL抖動衰減器。這些單芯片、超低抖動時鐘芯片整合了時鐘合成與抖動衰減功能，設計旨在減少光傳輸網絡、無線基礎設施、寬帶接入/匯聚、電信級以太網、測試和測量以及企業和數據中心設備(包
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Silicon Labs Multi-PLL 時鐘
- 在網絡通訊領域，ATM交換機、核心路由器、千兆以太網以及各種網關設備中，系統數據速率、時鐘速率不斷提高，相應處理器的工作頻率也越來越高;數據、語音、圖像的傳輸速度已經遠遠高于500Mbps，數百兆乃至數吉的背板也越來越普遍。數字系統速度的提高意味著信號的升降時間盡可能短，由數字信號頻率和邊沿速率提高而產生的一系列高速設計問題也變得越來越突出。當信號的互連延遲大于邊沿信號翻轉時間的20%時，板上的信號導線就會呈現出傳輸線效應，這樣的設計就成為高速設計。高速問題的出現給硬件設計帶來了更大的挑戰，有許多從邏
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PCB 時鐘 時序
- PCI Express® (PCIe®) 是一項業界領先的標準輸入/輸出 (I/O) 技術，是服務器、個人電腦以及其它應用中最常用的 I/O 接口之一。該標準多年來不斷發展，以適應更高的數據速率(見表 1)。第 3 代 PCIe 引入了全新的編碼方案，其可在不增加數據速率一倍的情況下，將數據吞吐量提升一倍。PCI-SIG 近期宣布推出的第 4 代 PCIe 具有 16 G 每秒傳輸 (GT/s) 的比特率。第 4 代的規范預計將在 2014 或 2015 年發布。
表 1：各代
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PCI Express 時鐘 RefClk
- 時鐘節拍是特定的周期性中斷。這個中斷可以看作是系統心臟的脈動。中斷之間的時間間隔取決于不同的應用，一般在10mS到200mS之間。時鐘的節拍式中斷使得內核可以將任務延時若干個整數時鐘節拍，以及當任務等待事件發生時，提供等待超時的依據。時鐘節拍率越快，系統的額外開銷就越大。
1、系統中斷與時鐘節拍
1.1、 系統中斷
中斷是一種硬件機制，用于通知CPU有個異步事件發生了。中斷一旦被系統識別，CPU則保存部分(或全部)現場(context)，即部分(或全部)寄存器的值，跳轉到專門的子程序
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UC/OS-II 時鐘 中斷機制
- 數字邏輯已經成為當今所有電子電路的核心，無論是FPGA、微控制器、微處理器還是分立邏輯。數字系統采用必須互連在一起以執行所需功能的眾多組件。確保此類數字系統正常運行的要素是實現所有數字組件之間通信以及在其之間建立同步的時鐘信號。因此，我們始終需要一種源頭來生成這種時鐘信號。
信號源采用振蕩器的形式。雖然當今大多數微控制器具有集成RC振蕩器，但是這種內部RC振蕩器生成的時鐘質量往往不足以支持與系統中其它模塊通信所需要的精度。因此，需要采用能夠為整個系統提供時鐘信號并且滿足對精度、信號完整性與穩定性
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數字邏輯 振蕩器 時鐘
- 單片機應用中，常常會遇到這種情況，在用單片機制作電子鐘或要求根據時鐘啟控的控制系統時，會突然發現當初校準了的電子時鐘的時間竟然變快或是變慢了。
于是，嘗試用各種方法來調整它的走時精度，但是最終的效果還是不盡人意，只好每過一段時間手動調整一次。那么，是否可使時鐘走時更精確些呢?現探討如下：
一、誤差原因分析
1.單片機電子時鐘的計時脈沖基準，是由外部晶振的頻率經過12分頻后提供的，采用內部的定時，計數器來實現計時功能。所以，外接晶振頻率的精確度直接影響電子鐘計時的準確性。
2.單片機電子時鐘利用內部
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單片機 時鐘
- 摘要：介紹了一個基于MCU內核的時鐘系統的設計，給出了其電路結構并詳細地分析了系統的工作原理。該系統能生成兩相不重疊時鐘，利用靜態鎖存器保存動態信息，提供三種電源管理方式以適應低功耗應用。在上華(CSMC)0.6μm工藝庫下，利用Cadence EDA工具對電路進行了仿真，仿真結果驗證了設計的準確性。
關鍵詞：微控制器 時鐘系統 兩相不重疊時鐘
時鐘系統是微控制器(MCU)的一個重要部分，它產生的時鐘信號要貫穿整個芯片。時鐘系統設計得好壞關系到芯片能否正常工作。
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MCU 時鐘
- 邏輯分析儀是利用時鐘從測試設備上采集和顯示數字信號的儀器，最主要作用在于時序判定。由于邏輯分析儀不...
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邏輯分析儀 時鐘 數字信號
- 摘要：本文介紹了一款低功耗8位200MSPS的模數轉換器。ADC是由時間交織和逐級遞減技術來實現低功耗的。流水級和放大器的設計保證了低電流下滿足工藝、電壓、溫度(PVT)變化。本ADC采用0.35μm 雙層多晶硅柵三層金屬的CMOS工藝，在200MHz采樣頻率和41MHz輸入信號頻率下達到47.7dB的SNDR。
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ADC 放大器 無線通信 流水線 時鐘 201312
- STM32F系列微處理器，或者說是Cortex-M3內核的MCU內，都集成了一個叫PLL的東西。PLL就是鎖相回路或鎖相環(Phase Locked Loop)，用來統一整合時脈訊號，使內存能正確的存取資料。PLL用于振蕩器中的反饋技術，將外部的輸入信號與內部的振蕩信號同步,鎖相環路的基本方框圖如下圖所示。一句話，PLL用來控制STM32F的時鐘頻率的。總而言之，STM32F系列MCU使用了這個東西，而我們在MCU上電之后，也就要對其正確的初始化，這樣，我們才能得到我們需要的時鐘配置。
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微處理器 STM32F PLL MCU 時鐘
- LED調光能以兩種方式進行：模擬調光和脈沖寬度調制(PWM)調光。模擬調光簡單地調節LED串的DC電流，以改變...
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信號發生器 時鐘 微型控制器
- 從大學時代第一次接觸FPGA至今已有10多年的時間。至今記得當初第一次在EDA實驗平臺上完成數字秒表，搶答器，密碼鎖等實驗時，那個興奮勁。當時由于沒有接觸到HDL硬件描述語言，設計都是在MAX+plus II原理圖環境下用74系列邏輯器件搭建起來的。
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FPGA EDA VHDL Verilog 時鐘 IP核
- 把握DCM、PLL、PMCD和MMCM知識是穩健可靠的時鐘設計策略的基礎。賽靈思在其FPGA中提供了豐富的時鐘資源，大多數設計人員在他們的FPGA設計中或多或少都會用到。不過對FPGA設計新手來說，什么時候用DCM、PLL、PMCD和MM
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FPGA Tips 時鐘 資源
- 數字系統的設計師們面臨著許多新的挑戰，例如使用采用了串行器/解串器（SERDES）技術的高速串行接口來取代傳統的...
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高速串行接口 時鐘 SERDES接口
- TD-SCDMA系統時鐘指標TD-SCDMA基站的時間同步需求描述見技術規范3GPPTR25.836，要求提供NodeB的物理層...
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恒溫晶振 TD-SCDMA 時鐘
時鐘介紹
時鐘的概念多用于數字語音交換機，因為數字交換對于以時隙為單位的交換單位而言，其時間性的重要程度非常高。為保證交換機的正常工作，每套交換系統都必須配置精度極高的時鐘發生器，用于交換系統內部工作。系統內部的時鐘一般稱為內時鐘。
如果兩套交換系統協調工作，那么必須要在兩套系統之家，也就是兩個內時鐘之間進行協調，保證兩個時鐘同步工作，這就是時鐘同步，對于每套系統的內時鐘而言，另一套系統的內時鐘即為外時鐘 [
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