- 在EAST分布式中央定時同步系統中，時鐘分頻和觸發延遲電路是分布式節點的核心。為了完成對基準時鐘信號進行多路任意整數倍的等占空比的分頻，并對輸入的觸發脈沖進行多路任意時間的延遲輸出，本設計中采用VHDL語言進行編程，實現了多路時鐘分頻信號的輸出和多路延遲輸出，特別是提高了奇數分頻和觸發延遲的時間精度，最后在QuartusⅡ9．0軟件上時設計的波形進行分析，驗證了該設計的可行性。
- 關鍵字：
觸發延遲 中央定時同步系統 VHDL
觸發延遲介紹
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