- Verilog HDL 中的標識符 (identifier) 可以是任意一組字母、數字、 $ 符號和 _( 下劃線 ) 符號的組合，但標識符的第一個字符必須是字母或者下劃線。另外，標識符是區分大小寫的。
- 關鍵字：
Verilog 語言要素 VHDL
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