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基于FPGA的可編程定時(shí)器/計(jì)數(shù)器8253的設(shè)計(jì)與實(shí)現(xiàn)

摘要：本文介紹了可編程定時(shí)器/計(jì)數(shù)器8253的基本功能，以及一種用VHDL語言設(shè)計(jì)可編程定時(shí)器/計(jì)數(shù)器8253的方法，詳述了其原理和設(shè)計(jì)思想，并利用Altera公司的FPGA器件ACEX 1K予以實(shí)現(xiàn)。關(guān)鍵詞：FPGA；IP；VHDL 引言在工程上及控制系統(tǒng)中，常常要求有一些實(shí)時(shí)時(shí)鐘，以實(shí)現(xiàn)定時(shí)或延時(shí)控制，如定時(shí)中斷，定時(shí)檢測，定時(shí)掃描等，還要求有計(jì)數(shù)器能對外部事件計(jì)數(shù)。要實(shí)現(xiàn)定時(shí)或延時(shí)控制，有三種主要方法：軟件定時(shí)、不可編程的硬件定時(shí)、可編程的硬件定時(shí)器。其中可編
關(guān)鍵字： FPGA IP VHDL

256級灰度LED點(diǎn)陣屏顯示原理及基于FPGA的電路設(shè)計(jì)

摘要：本文提出了一種LED點(diǎn)陣屏實(shí)現(xiàn)256級灰度顯示的新方法。詳細(xì)分析了其工作原理。并依據(jù)其原理，設(shè)計(jì)出了基于FPGA 的控制電路。關(guān)鍵詞：256級灰度；LED點(diǎn)陣屏；FPGA；電路設(shè)計(jì) 引言256級灰度LED點(diǎn)陣屏在很多領(lǐng)域越來越顯示出其廣闊的應(yīng)用前景，本文提出一種新的控制方式，即逐位分時(shí)控制方式。隨著大規(guī)模可編程邏輯器件的出現(xiàn)，由純硬件完成的高速、復(fù)雜控制成為可能。逐位分時(shí)點(diǎn)亮工作原理所謂逐位分時(shí)點(diǎn)亮，即從一個(gè)字節(jié)數(shù)據(jù)中依次提取出一位數(shù)據(jù)，分8次點(diǎn)亮對應(yīng)的像
關(guān)鍵字： 256級灰度 FPGA LED點(diǎn)陣屏電路設(shè)計(jì) 發(fā)光二極管 LED

一種高效的復(fù)信號處理芯片設(shè)計(jì)

摘要：本文提出了一種高效的復(fù)信號處理芯片的設(shè)計(jì)方法。本芯片是某雷達(dá)信號處理機(jī)的一部分，接收3組ADC的輸出復(fù)數(shù)據(jù)，依次完成去直流、加窗、512點(diǎn)FFT、求功率譜和累加3組信號的功率譜等功能。在這5種功能中，加窗、512點(diǎn)FFT和求功率譜復(fù)用一個(gè)蝶形單元。本芯片由單片F(xiàn)PGA實(shí)現(xiàn)，計(jì)算精度高、速度較快，滿足雷達(dá)系統(tǒng)的實(shí)時(shí)處理要求。關(guān)鍵詞： FFT；蝶形單元；塊浮點(diǎn)；功率譜； FPGA 引言復(fù)信號處理芯片是某雷達(dá)系統(tǒng)的一部分。雷達(dá)系統(tǒng)的實(shí)時(shí)處理特點(diǎn)要求芯片運(yùn)
關(guān)鍵字： FFT FPGA 蝶形單元功率譜塊浮點(diǎn)

2005年4月25日，Celestial授權(quán)獲得ARM知識產(chǎn)權(quán)

　　2005年4月25日 Celestial授權(quán)獲得ARM知識產(chǎn)權(quán)(ARM926E J - S處理器、ETM9片上調(diào)試外設(shè)和ARM PrimeCel 智能卡接口授權(quán))，用于滿足對下一代電視標(biāo)準(zhǔn)的熱切需求。ARM技術(shù)幫助設(shè)計(jì)者加速為下一代高清電視、數(shù)字電視和機(jī)頂盒開發(fā)符合中國數(shù)字音視頻編解碼技術(shù)標(biāo)準(zhǔn)的芯片。
關(guān)鍵字： ARM IP

采用FPGA實(shí)現(xiàn)脈動陣列

微電子學(xué)的發(fā)展徹底改變了計(jì)算機(jī)的設(shè)計(jì)：集成電路技術(shù)增加了能夠安裝到單個(gè)芯片中的元器件數(shù)目及其復(fù)雜度。因此，采用這種技術(shù)可以構(gòu)建低成本、專用的外圍器件，從而迅速地解決復(fù)雜的問題。
關(guān)鍵字： FPGA 脈動陣列

ARM嵌入式系統(tǒng)中斷向量表的動態(tài)配置

ARM嵌入式系統(tǒng)中斷向量表的動態(tài)配置,通常32位ARM嵌入式系統(tǒng)的中斷向量表是在程序編譯前設(shè)置好的，每次編寫中斷程序都要改C程序的匯編啟動代碼，相當(dāng)繁瑣。本文給出一種配置ARM中斷向量表新方法。該方法比通常方法僅增加一條指令執(zhí)行時(shí)間，簡便高效，功能完備，向量表在運(yùn)行時(shí)動態(tài)生成，C程序可以使用固定向量表的啟動代碼，并可隱藏起來。
關(guān)鍵字：動態(tài) 配置向量中斷嵌入式系統(tǒng) ARM

上海ICC與智多微電子獲ARM處理器授權(quán)

上海集成電路設(shè)計(jì)研究中心(ICC)與ARM公司日前聯(lián)合宣布，ICC獲得針對Java優(yōu)化的ARM926EJ-S處理器和Embedded Trace Macrocell(ETM9)片上調(diào)試外設(shè)的授權(quán)。此外，ARM還宣布，位于上海的智多微電子公司獲得了ARM7和ARM9處理器授權(quán)。 ARM表示，通過ARM代工計(jì)劃(ARM Foundry Program)，該公司向ICC提供的授權(quán)，使得I
關(guān)鍵字： ARM

2005年4月7日，智多微電子設(shè)計(jì)基于ARM的手機(jī)多媒體處理芯片

　　2005年4月7日智多微電子將設(shè)計(jì)基于ARM的低功耗手機(jī)多媒體處理芯片，智多微電子選擇ARM7TDMI和ARM926EJ-S進(jìn)行手機(jī)多媒體處理器設(shè)計(jì)。
關(guān)鍵字： ARM 處理器

2005年4月6日，ICC向消費(fèi)電子產(chǎn)品設(shè)計(jì)提供ARM處理器的平臺

　　2005年4月6日 ICC向消費(fèi)電子產(chǎn)品設(shè)計(jì)提供Java優(yōu)化的基于ARM處理器的平臺。ARM926EJ-S處理器和E TM9調(diào)試技術(shù)將提高消費(fèi)電子產(chǎn)品的Java的性能并縮短產(chǎn)品上市時(shí)間。
關(guān)鍵字： ARM 處理器

基于AD9430的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

摘要：本文介紹了高速ADC AD9430的功能，詳細(xì)說明了使用高速FPGA來控制AD9430構(gòu)成高速(140MSPS)、高精度(12位)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方法，并給出了具體實(shí)現(xiàn)的系統(tǒng)框圖和測試結(jié)果。關(guān)鍵詞：數(shù)據(jù)采集；FPGA；AD9430引言結(jié)合實(shí)際任務(wù)的要求，本文提出了一種基于AD9430的高速數(shù)據(jù)采集系統(tǒng)，主要用于采集雷達(dá)回波。在這個(gè)系統(tǒng)中，選用高速邏輯器件控制A/D轉(zhuǎn)換和FIFO存儲，同時(shí)通過FPDP(Front Panel Data Port)總線將采集的數(shù)據(jù)發(fā)送出去。由
關(guān)鍵字： AD9430 FPGA 數(shù)據(jù)采集

基于FPGA的非對稱同步FIFO設(shè)計(jì)

摘要：本文在分析了非對稱同步FIFO的結(jié)構(gòu)特點(diǎn)及其設(shè)計(jì)難點(diǎn)的基礎(chǔ)上，采用VHDL描述語言，并結(jié)合FPGA，實(shí)現(xiàn)了一種非對稱同步FIFO的設(shè)計(jì)。關(guān)鍵詞：非對稱同步FIFO；VHDL；FPGA；DLL；BlockRAM引言FIFO是一種常用于數(shù)據(jù)緩存的電路器件，可應(yīng)用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應(yīng)用，例如在某數(shù)據(jù)采集和處理系統(tǒng)中，需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU，但是由于目前同步FIFO器件的輸入與輸
關(guān)鍵字： BlockRAM DLL FPGA VHDL 非對稱同步FIFO 存儲器

基于FPGA的高速數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)

摘要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時(shí)間的方案，并詳細(xì)介紹了該方案基于FPGA的實(shí)現(xiàn)方法。通過對所設(shè)計(jì)的鎖相環(huán)進(jìn)行計(jì)算機(jī)仿真和硬件測試，表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數(shù)字鎖相環(huán)(DPLL)；捕獲時(shí)間；FPGA；VHDL引言捕獲時(shí)間是鎖相環(huán)的一個(gè)重要參數(shù)，指的是鎖相環(huán)從起始狀態(tài)到達(dá)鎖定狀態(tài)所需時(shí)間。在一些系統(tǒng)中，如跳頻通信系統(tǒng)，由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達(dá)上萬次)，要求鎖相環(huán)能夠?qū)π盘栂辔豢焖俨东@。因此
關(guān)鍵字： FPGA VHDL 捕獲時(shí)間數(shù)字鎖相環(huán)(DPLL)