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asic-to-fpga 文章 最新資訊

基于EP2SGX系列FPGA的PCI接口設(shè)計(jì)

  • 0 引 言
    在現(xiàn)代雷達(dá)數(shù)據(jù)處理系統(tǒng)和其他應(yīng)用系統(tǒng)中，傳統(tǒng)的ISA、EISA等總線(xiàn)已逐漸無(wú)法適應(yīng)高速數(shù)據(jù)傳輸?shù)囊蟆６鳳CI局部總線(xiàn)以其高性能、低成本、使用方便和適應(yīng)性等優(yōu)點(diǎn)成為大多數(shù)系統(tǒng)的主流總線(xiàn)。其中常用的
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即時(shí)原型設(shè)計(jì)

  • 　　日前，Altium 宣布為其最新 NanoBoard 3000 FPGA 開(kāi)發(fā)板添加即時(shí)部署選項(xiàng)。設(shè)計(jì)人員將無(wú)需創(chuàng)建定制的 PCB，便可使 FPGA 設(shè)計(jì)直接從概念創(chuàng)建過(guò)程進(jìn)入部署實(shí)施階段。 　　在不到?jīng)_泡并品嘗一杯咖啡的時(shí)間內(nèi)，使用部署選項(xiàng)便可幫您完成工作，設(shè)計(jì)人員只需將 NanoBoard 3000 放入 Altium 自主設(shè)計(jì)的各種新型外殼中即可。 　　使用它們的模塊化結(jié)構(gòu)，設(shè)計(jì)人員可以使用如下眾多方式快速部署放置于 NanoBoard 3000中的基于 FPGA 芯片的設(shè)計(jì)方案，例如放在桌
  • 關(guān)鍵字： Altium  NanoBoard  FPGA   

便攜式產(chǎn)品具有低功耗意識(shí)的FPGA設(shè)計(jì)方法

  • ILGOO系列低功耗FPGA產(chǎn)品Actel公司的ILGOO系列器件是低功耗FPGA產(chǎn)品，是在便攜式產(chǎn)品設(shè)計(jì)中替代ASIC...
  • 關(guān)鍵字： 便攜式產(chǎn)品  CPLD  低功耗  FPGA  ILGOO  

基于CPCI總線(xiàn)的通用FPGA信號(hào)處理板的設(shè)計(jì)

  • 隨著雷達(dá)信號(hào)處理技術(shù)的不斷發(fā)展以及現(xiàn)代國(guó)防對(duì)雷達(dá)技術(shù)的需求，系統(tǒng)對(duì)雷達(dá)信號(hào)處理的要求也越來(lái)越高，需要實(shí)時(shí)處理更加龐大的數(shù)據(jù)。先進(jìn)的雷達(dá)信號(hào)處理設(shè)備不僅要求性能高、功能多樣化，而且要求信號(hào)處理設(shè)備
  • 關(guān)鍵字： CPCI  FPGA  總線(xiàn)  信號(hào)處理板    

Actel子公司為xTCA產(chǎn)品實(shí)現(xiàn)兼容性和互用性

  • 　　愛(ài)特公司 (Actel Corporation) 獨(dú)資的子公司Pigeon Point Systems宣布，延續(xù)其xTCA?板級(jí)及模塊管理控制器產(chǎn)品的兼容性和互用性舉措。在2009 ATCA Summit會(huì)議上，Pigeon Point Systems使用Polaris Networks公司的ATCA測(cè)試器，現(xiàn)場(chǎng)對(duì)基于Actel Fusion? 混合信號(hào)FPGA和Renesas H8S微控制器的最新Pigeon Point管理解決方案xTCA SlotFest進(jìn)行形式測(cè)試(form
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基于FPGA二次群分接器的實(shí)現(xiàn)

  • 1．引言
    為了提高傳輸速率，擴(kuò)大通信容量，減少信道數(shù)量，通常把多路信號(hào)復(fù)用成一路信號(hào)進(jìn)行傳輸。在多種復(fù)用方式中，時(shí)分復(fù)用是一種常用的方式。時(shí)分復(fù)用是多路信號(hào)按照時(shí)間間隔共享一路信道進(jìn)行傳輸。復(fù)接是
  • 關(guān)鍵字： 實(shí)現(xiàn)  FPGA  基于  FPGA  

模塊化FPGA設(shè)計(jì)在某雷達(dá)接收機(jī)中的應(yīng)用

  • 0 引言
    目前基于FPGA和DSP結(jié)構(gòu)的軟件無(wú)線(xiàn)電技術(shù)被廣泛應(yīng)用在數(shù)字接收機(jī)設(shè)計(jì)中，雷達(dá)接收機(jī)領(lǐng)域的數(shù)字化技術(shù)也在日趨發(fā)展，如何借助數(shù)字化的軟硬件優(yōu)勢(shì)設(shè)計(jì)出易實(shí)現(xiàn)、靈活，并滿(mǎn)足不同性能指標(biāo)和目的的數(shù)字接收
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使用NI LabVIEW FPGA 與智能 DAQ的自動(dòng)高電壓電擊

  • Author(s):
    David Hakey - Medtronic, Inc.
    Patrick J. Ryan - Medtronic, Inc.
    Johnny Maynes - Medtronic, Inc. Industry:
    Electronics, Biotechnology Products:
    NI-VISA, LabVIEW, FPGA Module, PXI-7811R
  • 關(guān)鍵字： LabVIEW  FPGA  DAQ  自動(dòng)    

基于FPGA的軟件無(wú)線(xiàn)電平臺(tái)設(shè)計(jì)　

  • 軟件無(wú)線(xiàn)電的出現(xiàn)，是無(wú)線(xiàn)電通信從模擬到數(shù)字、從固定到移動(dòng)后，由硬件到軟件的第三次變革。簡(jiǎn)單地說(shuō)，軟件無(wú)...
  • 關(guān)鍵字： FPGA  軟件無(wú)線(xiàn)電平臺(tái)  

基于FPGA的QPSK及OQPSK信號(hào)調(diào)制解調(diào)電路

  • 0引言調(diào)制識(shí)別技術(shù)在軍事、民用領(lǐng)域都有十分廣泛的應(yīng)用價(jià)值，近年來(lái)一直受到人們的關(guān)注。隨著更多...
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以FPGA為橋梁的FIFO設(shè)計(jì)方案及其應(yīng)用

  • 引言在利用DSP實(shí)現(xiàn)視頻實(shí)時(shí)跟蹤時(shí)，需要進(jìn)行大量高速的圖像采集。而DSP本身自帶的FIFO并不足以支持...
  • 關(guān)鍵字： FPGA  FIFO  SDRAM  DSP  

基于CPLD/FPGA的多功能分頻器的設(shè)計(jì)與實(shí)現(xiàn)

  • 引言 分頻器在CPLD/FPGA設(shè)計(jì)中使用頻率比較高,盡管目前大部分設(shè)計(jì)中采用芯片廠家集成的鎖相環(huán)資源 ,但是對(duì)于要求奇數(shù)倍分頻（如3、5等）、小數(shù)倍（如2.5、3.5等）分頻、占空比50%的應(yīng)用場(chǎng)合卻往往不能滿(mǎn)足要求。
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基于ASIC設(shè)計(jì)的手工綜合研究

  • 針對(duì)IC前端設(shè)計(jì)中的關(guān)鍵技術(shù)，即將寄存器傳輸級(jí)(RTL)描述的手工綜合成門(mén)級(jí)網(wǎng)表，通過(guò)人工參與的方式，運(yùn)用數(shù)字電路設(shè)計(jì)知識(shí)將行為級(jí)代碼用一些最基本的邏輯門(mén)(比如與非門(mén)、非門(mén)、或非門(mén)等)按照時(shí)應(yīng)的綜合電路模型得出其相應(yīng)的門(mén)級(jí)電路。在ASIC設(shè)計(jì)過(guò)程中運(yùn)用這種方法，不僅優(yōu)化電路的結(jié)構(gòu)，且能保證邏輯功能的正確性，同時(shí)可降低傳輸過(guò)程中的延遲，提高芯片設(shè)計(jì)的可靠性。因此，研究ASCI設(shè)計(jì)中的手工綜合具有重要的實(shí)用價(jià)值。
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基于DSP和FPGA的調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng)

  • 基于DSP和FPGA的調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng),　引言　　隨著通信與廣播電視業(yè)務(wù)的發(fā)展，無(wú)線(xiàn)電頻譜迅速、大量的被占用，頻道擁擠和相互間干擾日趨嚴(yán)重，為了能有效地利用無(wú)線(xiàn)電頻譜，減少相互間的干擾，信號(hào)監(jiān)測(cè)業(yè)務(wù)隨之成為必要。調(diào)幅廣播信號(hào)監(jiān)測(cè)系統(tǒng)是用于實(shí)
  • 關(guān)鍵字： 信號(hào)  監(jiān)測(cè)  系統(tǒng)  廣播  調(diào)幅  DSP  FPGA  基于  DSP  FPGA  

Altera 推出業(yè)界首款串行 RapidIO 2.1 IP 解決方案

  • 　　Altera 公司 (NASDAQ: ALTR) 今天宣布推出業(yè)界首款支持 RapidIO® 2.1 規(guī)范的知識(shí)產(chǎn)權(quán) (IP) 內(nèi)核。Altera 的串行 RapidIO IP 內(nèi)核可支持多達(dá)四條通道，每條通道速率為 5.0 GBaud，從而滿(mǎn)足了無(wú)線(xiàn)市場(chǎng)日益增長(zhǎng)的帶寬和可靠性需求。該 IP 內(nèi)核專(zhuān)門(mén)針對(duì)擁有多個(gè)嵌入式收發(fā)器的 Stratix® IV FPGA 而優(yōu)化，并得到了Quartus® II 軟件 v9.1 的支持。 　　RapidIO 2.1 規(guī)范在許多應(yīng)用中均可實(shí)
  • 關(guān)鍵字： Altera  RapidIO  FPGA  Quartus  
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