l 引言
與傳統模擬示波器相比．數字存儲示波器不僅具有可存儲波形、體積小、功耗低，使用方便等優點，而且還具有強大的信號實時處理分析功能。在電子測量領域，數字存儲示波器正在逐漸取代模擬示波器。但目前我國使用高性能數字存儲示波器主要依靠國外產品，而且價格昂貴。因此研究數字存儲示波器具有重要價值。借于此，提出了一種簡易數字存儲示波器的設計方案，經測試，性能優良。
2 數字存儲示波器基本工作原理
數字存儲示波器與模擬示波器不同在于信號進入示波器后立刻通過高速A／D轉換器將模擬信號前端快速采樣，存儲其
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單片機 FPGA 放大器 示波器
1 引言
傳統測試測量儀存在價格昂貴、體積龐大、數據傳輸速率低、存儲顯示困難等問題，本文選用FPGA實現數據處理、邏輯控制，充分利用PC機，結合Labwindows圖形化上層應用軟件界面生成的虛擬測試系統具有較強的競爭力。本系統在FPGA單板單片主控器件控制下，實現兩路獨立、幅值可控的信號發生器，一路虛擬存儲示波器，具有外部觸發信號和采樣時鐘的16路高速邏輯分析儀。
2硬件設計
2.1硬件系統框圖
硬件系統設計是以并行處理能力強、可重配置的低端FPGA單片EP1C6為主控器件。圖1所示為硬
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虛擬測試 FPGA
引 言
RC6是作為AES(Advanced Encryption Standard)的候選算法提交給NIST(美國國家標準局)的一種新的分組密碼。它是在RC5的基礎上設計的，以更好地符合AES的要求，且提高了安全性，增強了性能。根據AES的要求，一個分組密碼必須處理128位輸入／輸出數據。盡管RC5是一個非常快的分組密碼，但它處理128位分組塊時用了2個64位工作寄存器；而AES目前在講究效率和簡潔方面不支持64位操作，于是RC6修正這個錯誤，使用4個32位寄存器而不是2個64位寄存器，以更好地實
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FPGA RC6
???? 近兩年，國際上大的半導體公司都推出了65納米產品，并開始了45納米/40納米產品的研發，而國內也已經有五六家企業開始了65納米的設計。但總體來說，65納米/40納米設計目前仍然還是一個新生事物，企業要解決一系列的技術難題。為此，我們邀請FPGA企業、EDA企業、IP企業、芯片制造企業共同探討新工藝技術的研發關鍵點。
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????主持人?趙艷秋
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半導體 FPGA 功耗 功率管理 Altera 65納米
從模擬廣播向數字廣播的轉變為業界提供了令人振奮的新服務和掙錢機會，而OEM廠商之間為生產更有價格吸引...
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FPGA 數字電視
賽靈思公司宣布開始批量供應 Virtex-5 SX240T 和 FX200T 兩款器件，同時還新推出了 Virtex-5 TXT FPGA 平臺，旨在幫助高性能系統的架構和設計人員實現高性能、低功耗以及產品盡快推向市場等方面的目標。基于業界領先的高性能 Virtex-5 FPGA 架構，這些器件為客戶提供了性能最高的可配置 DSP 平臺、唯一嵌入 PowerPC® 雙處理器的 FPGA 器件、以及全球最高帶寬的串行連接能力。
Ross Video 公司高級設計工程師 Mario LeCa
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Xilinx FPGA
2008年10月21號，北京——Altera公司(NASDAQ: ALTR)今天宣布，為開發信息娛樂、導航、舒適和便捷、輔助駕駛系統的汽車設計人員和OEM提供平臺ASSP替換信息娛樂系統(P.A.R.I.S.)。與Gleichmann電子研究股份有限公司聯合開發，P.A.R.I.S.平臺實現了完整的開發環境，包括工具、知識產權(IP)和軟件，大大簡化了車內系統的開發。10月20至22號在密歇根州底特律Cobo中心舉行的Convergence 2008展會上，Altera將在62
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Altera OEM FPGA 汽車系
由Altera公司主辦的SOPC WORLD大會在深圳舉行，Altera亞太區副總裁兼董事總經理Erhaan Shaikh在大會上作了“多處理技術提高性能，降低功耗”的主題演講。
Shaikh說：“功耗管理對未來應用非常關鍵，功耗挑戰的一個例子就是每個移動基站每年耗電大約20,000公斤柴油。”為此，必須從提高性能、降低功耗并降低成本這三個方面來滿足未來應用的需要。他強調說，“Altera的構建未來的解決方案就是Stratix IV E
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Altera 功耗 FPGA 中興通信 IBM
視頻和圖像處理發展趨勢
以視頻和圖像處理為核心的HDTV和數字影院等創新技術的進展非常迅速，其推動力量在于圖像采集和顯示分辨率、高級壓縮方法以及視頻智能的跨越式發展。
在過去幾年中，分辨率的發展最為顯著，表1列出了不同終端設備上目前能夠達到的最高分辨率。從標準清晰度(SD)過渡到高清晰度(HD)，需要處理的數據量提高了6倍。視頻監控也從普通中間格式(CIF)(352×288)轉向標準要求的D1格式(704×576)，某些工業攝像機甚至達到1280×720HD
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FPGA
應用VHDL語言設計數字系統，很多設計工作可以在計算機上完成，從而縮短了系統的開發時間，提高了工作效率。本文介紹一種以FPGA為核心，以VHDL為開發工具的數字秒表，并給出源程序和仿真結果。
1 系統設計方案
1.1 系統總體框圖
數字秒表主要有分頻器、計數模塊、功能控制模塊、勢能控制模塊和顯示輸出模塊組成。系統框圖如圖1所示。
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本次的設計仿真選用以EP1C6Q240芯片為核心的FPGA開發板，該開發板提供了較完善的外圍周邊電路和信號接口，并提供了一塊4位7段數碼管的擴
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FPGA
asic-to-fpga介紹
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