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dsp＋fpga 文章 最新資訊

基于IPTV系統(tǒng)中的FPGA供電問題解

  • IPTV視頻廣播中采用FPGA作為編碼和解碼平臺的好處是明顯的。然而，為FPGA供電可能是一個挑戰(zhàn)，而采用根據(jù)電源要求設(shè)計的專用電源管理器件，如MIC68200，將極大地縮短新系統(tǒng)的上市時間。
  • 關(guān)鍵字： 供電  問題  FPGA  系統(tǒng)  IPTV  基于  通信協(xié)議  

CEVA發(fā)布針對6Gbps固態(tài)硬盤應(yīng)用的SATA3.0 IP

  • 　　全球領(lǐng)先的硅產(chǎn)品知識產(chǎn)權(quán) (SIP) 平臺解決方案和數(shù)字信號處理器(DSP)內(nèi)核授權(quán)廠商CEVA公司宣布提供CEVA-SATA3.0設(shè)備控制器IP。基于與固態(tài)硬盤 (SSD) 客戶廣泛的合作經(jīng)驗，CEVA公司已經(jīng)提升其SATA設(shè)備控制器IP性能，提供 6Gbps 線路速率 (line rate) 以實現(xiàn)更快的數(shù)據(jù)傳輸，使得吞吐量較上代產(chǎn)品提高一倍。該IP已經(jīng)授權(quán)予一家領(lǐng)先的閃存半導體制造商，用于其未來的固態(tài)硬盤設(shè)計中。 　　CEVA-SATA3.0 IP 采用最新的原生指令排序 (Native Co
  • 關(guān)鍵字： CEVA  固態(tài)硬盤  DSP  

基于ADSP-BF561的車輛輔助駕駛系統(tǒng)硬件設(shè)計

FPGA的嵌入式系統(tǒng)USB接口設(shè)計

  • FPGA的嵌入式系統(tǒng)USB接口設(shè)計,摘要：設(shè)計基于FPGA的IP-BX電話應(yīng)用系統(tǒng)，用于傳統(tǒng)的電話網(wǎng)絡(luò)(PSTN)與PC機之間的接口連接。USB2．0接口器件EZ-USB FX2 CY7C68013A-56工作在slave FIFO模式，為基于FPGA的嵌入式系統(tǒng)與PC機之間提供數(shù)據(jù)和命令通道，從
  • 關(guān)鍵字： 接口  設(shè)計  USB  系統(tǒng)  嵌入式  FPGA  

DSP實現(xiàn)3G LTE應(yīng)用技術(shù)簡介

  • DSP實現(xiàn)3G LTE應(yīng)用技術(shù)簡介,3G LTE是第三代伙伴計劃(3GPP)的一個高級標準，為廣域網(wǎng)提供下一代寬帶無線技術(shù)。 與以前各階段的3GPP相比，3G LTE的目標是更高的吞吐量、更低的時延以及高效的IP回程，提供一種新的可以大規(guī)模部署的移動網(wǎng)絡(luò)技術(shù)，預
  • 關(guān)鍵字： 應(yīng)用技術(shù)  簡介  LTE  3G  實現(xiàn)  DSP  

FPGA 協(xié)處理的進展

  • 對許多包含并行性或可流水化的算法而言，由于裕量連接帶寬可實現(xiàn)用戶自定義的數(shù)據(jù)通路，這樣，邏輯可在一個時鐘周期內(nèi)訪問存儲器或訪問另一個邏輯塊的結(jié)果，從而使FPGA的持續(xù)性能可接近峰值性能。由于固定架構(gòu)具備預先確定的用以實現(xiàn)不同功能的邏輯塊集合，所以可以為FPGA配置支持某種給定算法的最優(yōu)邏輯函數(shù)比例來實現(xiàn)器件資源的最佳利用。




  • 關(guān)鍵字： 進展  處理  FPGA  交換  

基于高速幀同步和相位模糊估計法的FPGA實現(xiàn)

Altera Stratix IV GT FPGA與QSFP實現(xiàn)互操作性

  • 　　Altera 公司今天宣布其Stratix® IV GT FPGA 實現(xiàn)了與Avago公司 的 40G 四通道小型可插拔 (QSFP) 光學模塊的互操作性。QSFP 光學模塊在單條光纖電纜鏈路上數(shù)據(jù)速率為 40-Gbps。利用 Stratix IV GT FPGA 中特有的 11.3-Gbps 嵌入式收發(fā)器，設(shè)計人員現(xiàn)在可以運用 FPGA 的靈活性和性能優(yōu)勢在其線卡中將 40G QSFP 光學模塊橋接到其它器件，從而增加總系統(tǒng)帶寬。 　　QSFP 是一些計算及電信應(yīng)用中使用的高性能交換機、路
  • 關(guān)鍵字： Altera  FPGA  Stratix  QSFP  

基于FPGA的DDS設(shè)計

  • 摘要：利用現(xiàn)場可編程門陣列(FPGA)設(shè)計并實現(xiàn)直接數(shù)字頻率合成器(DDS)。結(jié)合DDS的結(jié)構(gòu)和原理，給出系統(tǒng)設(shè)計方法，并推導得到參考頻率與輸出頻率間的關(guān)系。DDS具有高穩(wěn)定度，高分辨率和高轉(zhuǎn)換速度，同時利用Ahera公司
  • 關(guān)鍵字： FPGA  DDS    

基于FPGA的時間間隔測量模塊設(shè)計

  • 摘要：介紹一種基于FPGA技術(shù)的時間間隔測量方法，通過分析FPGA的主要技術(shù)優(yōu)勢及其在工業(yè)控制領(lǐng)域中所處的重要地位，給出設(shè)計時間間隔測量模塊所選用的FPGA器件并進行硬件設(shè)計，以及所選用的軟件并進行軟件設(shè)計。描述
  • 關(guān)鍵字： FPGA  時間間隔測量  模塊設(shè)計    

基于雙DSP的大功率變流器通用控制平臺的設(shè)計

  • 基于雙DSP的大功率變流器通用控制平臺的設(shè)計, 摘要：介紹一種大功率變流器通用控制平臺，是以TMS320C6713B為浮點算法運算核，TMS320F2812為系統(tǒng)定點控制核的雙DSP的控制系統(tǒng)架構(gòu)。詳細分析該系統(tǒng)設(shè)計各模塊硬件電路和軟件程序設(shè)計。該系統(tǒng)控制平臺運算性能強，
  • 關(guān)鍵字： 控制  平臺  設(shè)計  通用  變流器  DSP  大功率  基于  

DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計

  • DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計,本文設(shè)計了一種應(yīng)用于DSP內(nèi)嵌鎖相環(huán)的低功耗、高線性CM0S壓控環(huán)形振蕩器。電路采用四級延遲單元能方便的獲得正交輸出時鐘，每級采用RS觸發(fā)結(jié)構(gòu)來產(chǎn)生差分輸出信號，在有效降低靜態(tài)功耗的同時．具有較好的抗噪聲能力。在延遲單元的設(shè)計時。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線性度，選擇了合適的翻轉(zhuǎn)點。 仿真結(jié)果表明．電路叮實現(xiàn)2MHz至90MHz的頻率調(diào)節(jié)范圍，在中心頻率附近具有很高的調(diào)節(jié)線性度，可完全滿足DSP芯片時鐘系統(tǒng)的要求。
  • 關(guān)鍵字： 振蕩器  設(shè)計  環(huán)形  CMOS  內(nèi)嵌  PLL  DSP  

TMS320C6713B DSP的外部FLASH引導

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
  • 關(guān)鍵字： TMS320C6713B  DSP  Flash  

FPGA和ARM的Profibus-DP主站通信平臺設(shè)計

  • 摘要：提出一個使用FPGA和ARM微控制器實現(xiàn)Profibus-DP主站(1類)通信平臺的解決方案；解析了Profibus-DP通信協(xié)議，重點是令牌輪轉(zhuǎn)協(xié)議；給出了該主站通信平臺的系統(tǒng)構(gòu)建。該通信平臺可以獨立實現(xiàn)Profibus-DP主站(1類)
  • 關(guān)鍵字： Profibus-DP  FPGA  ARM  通信    

基于FPGA的偽隨機序列發(fā)生器設(shè)計

  • 摘要：討論了應(yīng)用移位寄存器在Ahera的FPGA芯片中實現(xiàn)線性和非線性偽隨機序列的方法，該算法基于m序列本原多項式來獲得線性m序列和非線性m子序列移位寄存器的反饋邏輯式。文中給出了以Altera的QuartusⅡ為開發(fā)平臺，并
  • 關(guān)鍵字： FPGA  偽隨機序列  發(fā)生器    
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