- 為數字消費、家庭網絡、無線、通信和商業應用提供業界標準處理器架構與內核的領導廠商美普思科技公司(MIPS Technologies, Inc., 納斯達克代碼：MIPS)宣布其最新的 MIPS32TM M14K™ 可合成處理器內核系列榮獲“2010年嵌入式系統編輯推薦獎的“最佳 IP”獎項。該年度評獎由中國最重要的嵌入式技術雜志《電子產品世界》主辦，由中國計算機基礎嵌入式系統技術委員會(微機專業委員會)、中國半導體行業協會(China Semicondu
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MIPS 嵌入式系統 IP
- 球可編程平臺領導廠商賽靈思公司與Vanguard Software Solutions 公司 (VSofts) 在 IBC2010 大會上聯合演示了 VSofts H.264/AVC-I IP 核的強大功能：能實現超低延時，且其現場可編程門陣列 (FPGA) 實施方案不僅符合國際電信聯盟 (ITU) 和 Panasonic AVC-Intra 標準，而且還支持業界標準的編解碼器，能在實時視頻廣播應用中確保源視頻到編碼視頻的最小延遲。
VSofts 市場營銷副總裁 Felix Nemirovsky
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賽靈思 FPGA IP核
- 美國國家儀器有限公司(National Instruments，簡稱NI)近日發布NI 9157和NI 9159 MXI-Express RIO機箱，以及NI 9148以太網RIO機箱，這三款新產品在現有的NI 9144 EtherCAT機箱基礎上，進一步擴展了NI基于各種總線的高通道數擴展機箱系列產品。利用NI可重配置I/O(RIO)技術，這些機箱將基于現場可編程門陣列(FPGA)的硬件和C系列I/O應用到了需要數百甚至數千通道數的應用。每一個擴展機箱含有一個可用NI LabVIEW FPGA模塊編
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NI FPGA LabVIEW
- 針對DDS頻率轉換時間短，分辨率高等優點，提出了基于FPGA芯片設計DDS系統的方案。該方案利用A1tera公司的QuartusⅡ開發軟件，完成DDS核心部分即相位累加器和ROM查找表的設計，可得到相位連續、頻率可變的信號，并通過單片機配置FPGA的E2PROM完成對DDS硬件的下載，最后完成每個模塊與系統的時序仿真。經過電路設計和模塊仿真，驗證了設計的正確性。由于FPGA的可編程性，使得修改和優化DDS的功能非?？旖荨?br />
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FPGA DDS
- 愛特公司(Actel CorporaTIon) 宣布其多種FPGA產品現可搭配使用加密內核，對抗差分功率分析(differential Power analysis, DPA)攻擊。采用SmartFusion、Fusion、ProASIC3和 IGLOO的設計人員現可通過使用IP Cores公司(IP Cores, Inc.)的AES、GCM或ECC IP內核，保護其密鑰不受DPA攻擊。IP Cores是專業提供主要用于安全和加密領域的半導體用IP內核的供應商，而這些內核則是首次商業化地用于FPGA的
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Actel FPGA
- 空分復用 (SDM) MIMO 處理可顯著提高頻譜效率，進而大幅增加無線通信系統的容量。空分復用 MIMO 通信系統作為一種能夠大幅提升無線系統容量和連接可靠性的手段，近來吸引了人們的廣泛關注?！ IMO 無線系統最
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系統 應用 FPGA 實現 通信 MIMO 檢測 空分 復用 球形
- IP防護等級 IP(INGRESS PROTECTION)防護等級系統是由IEC(INTERNATIONAL ELECTROTECHNICAL COMMISSION)所起草。將電器依其防塵防濕氣之特性加以分級。這里所指的外物含工具，人的手指等均不可接觸到電器內之帶
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代碼 注釋 系統 等級 防護 IP
- 網絡簡介 作為典型的企業網架構，本單位網絡拓撲結構大致分為三級，并全部采用北電產品。第一級由ATM交換機組成，網絡服務器、多媒體工作站等工作在主干網絡上，第二級由大量的以太網交換機構成，對第三級桌面
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解決方案 問題 沖突 IP 局域網
- 基于Java的FPGA可編程嵌入式系統, 傳統的嵌入式產品只能實現某種特定的功能，不能滿足用戶可變的豐富多彩的應用需求。為解決這個問題，本文設計并實現了一種使用Java作為軟件平臺的基于FPGA的可編程嵌入式系統，以實現系統對多種本地應用和網絡的
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嵌入式 系統 可編程 FPGA Java 基于
- FPGA/CPLD狀態機的穩定性設計, 隨著大規模和超大規模FPGA/CPLD器件的誕生和發展,以HDL(硬件描述語言)為工具、FPGA/CPLD器件為載體的EDA技術的應用越來越廣泛.從小型電子系統到大規模SOC(Systemonachip)設計,已經無處不在.在FPGA/CPLD設計中,狀
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設計 穩定性 狀態 FPGA/CPLD
- FPGA全局時鐘資源相關原語及使用, FPGA全局時鐘資源一般使用全銅層工藝實現，并設計了專用時鐘緩沖與驅動結構，從而使全局時鐘到達芯片內部的所有可配置單元(CLB)、I/O單元(IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應復雜
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相關 使用 資源 時鐘 全局 FPGA
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