摘要
串行接口常用于芯片至芯片和電路板至電路板之間的數據傳輸。隨著系統帶寬不斷增加至多吉比特范圍，并行接口已經被高速串行鏈接，或SERDES (串化器/ 解串器)所取代。起初， SERDES 是獨立的ASSP 或ASIC 器件。在過去幾年中已經看到有內置SERDES 的FPGA 器件系列，但多見于高端FPGA芯片中，而且價格昂貴。
本方案是以CME最新的低功耗系列FPGA的HR03為平臺，實現8/10b的SerDes接口，包括SERDES收發單元，通過完全數字化的方法實現SERDES的CD
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京微雅格 FPGA
記得在上幾篇博客中，有幾名網友提出要加進去錯誤分析這一部分，那我們就從今天這篇文章開始加進去我在消化這段代碼的過程中遇到的迷惑，與大家分享。
今天要寫的是一段基于FIFO的串口發送機設計，之前也寫過串口發送的電路，這次寫的與上次的有幾分類似。這段代碼也是我看過別人寫過的之后，消化一下再根據自己的理解寫出來的，下面是我寫這段代碼的全部流程和思路，希望對剛開始接觸的朋友來說有一點點的幫助，也希望有經驗的朋友給予寶貴的建議。
首先來解釋一下FIFO的含義，FIFO就是First Input Fi
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FPGA FIFO
1. 超安全SmartFusion2? SoC FPGA和 IGLOO2? FPGA
美高森美的超安全SmartFusion2? SoC FPGA和 IGLOO2? FPGA器件，無論在器件、設計和系統層次上的安全特性都比其他領先FPGA制造商更先進。新的數據安全特性現已成為美高森美主流SmartFusion2 SoC FPGA和 IGLOO2 FPGA器件的一部分，可讓開發人員充分利用器件本身所具有的同級別器件中的最低功耗,高可靠性和最佳安全技術，以期構建高度差
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美高森美 SmartFusion2 FPGA
本文介紹達芬奇技術的解讀文獻及應用案例，供大家參考。
解讀達芬奇技術
達芬奇技術是一種數字圖像、視頻、語音、音頻信號處理的新平臺，一經推出，就受到熱烈歡迎，以其為基礎的應用開發層出不窮。該技術是一種內涵豐富的綜合體，包含達芬奇處理器、軟件、開發環境、算法庫和其他技術支持等。正因為涉及的技術面廣，因此有比較高的技術門檻。
視頻跟蹤算法在Davinci SOC上的實現與優化
本文在基于雙核DM6446的系統平臺上，利用改進后的跟蹤算法實現了智能目標跟蹤系統。該算法可以成功跟蹤目標，
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DSP ARM DM6446
引言
本文采用ARM+DSP雙核架構的OMAP3530系列的處理器，道路圖像處理部分由支持浮點運算的DSP核來完成，圖像采集工作和系統的控制工作由ARM核來完成，這樣的作業分配提高了系統的實時性、集成性和可靠性。
車道線識別算法研究
本文提出的車道線識別算法的流程如下圖1所示，首先通過OV7670攝像頭捕獲道路圖像，然后按照流程圖中的步驟處理圖像，最后得到清晰的車道標志線，為以后智能車輛路徑規劃和避障提供支持。
道路圖像灰度化
圖像灰度變換是對圖像像素進行拉伸，從而擴大圖
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OMAP3530 ARM OV7670
自上個世紀80年代起，微軟和英特爾為推動PC產業的發展，組成了所謂的Wintel聯盟，即兩家公司在PC產業內密切合作，以推動Windows操作系統在基于英特爾CPU的PC機上運行，掌握著計算機行業的大權。然而近年來，隨著移動互聯網的發展，Wintel聯盟逐漸成為過去式。但去年下半年，Windows平板在國內的銷量出現幾何級成長，微軟和英特爾同時發力，Wintel聯盟大有卷土重來之勢。
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Wintel ARM 微軟
對自己的設計的實現方式越了解，對自己的設計的時序要求越了解，對目標器件的資源分布和結構越了解，對EDA工具執行約束的效果越了解，那么對設計的時序約束目標就會越清晰，相應地，設計的時序收斂過程就會更可控。
下文總結了幾種進行時序約束的方法。按照從易到難的順序排列如下：
0.核心頻率約束
這是最基本的，所以標號為0.
1.核心頻率約束+時序例外約束
時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay.但這還不是最完整的時序約束
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FPGA 時序約束
FPGA采用了邏輯單元陣列概念，內部包括可配置邏輯模塊、輸出輸入模塊和內部連線三個部分。每一塊FPGA芯片都是由有限多個帶有可編程連接的預定義源組成來實現一種可重構數字電路。
長久以來新型FPGA的功能和性能已經為它們贏得系統中的核心位置，成為許多產品的主要數據處理引擎。
鑒于FPGA在如此多應用中的重要地位，采取正式且注重方法的開發流程來處理FPGA設計比以往更加重要。該流程旨在避免開發周期后期因發現設計缺陷而不得不進行費時費錢的設計修改，而且該缺陷還可能對項目進度計劃、成本和質量造成災
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FPGA
按照基于Windows的語言(C、C++、C#)等編程語言的初學入門教程，第一個歷程應該是“Hello World!”的例程。但由于硬件上的驅動難易程度，此例程將在在后續章程中推出。硬件工程師學習開發板的第一個例程：流水燈，一切美好的開始。
本章將會在設計代碼的同時，講解Quartus II 軟件的使用，后續章節中只講軟件的思想，以及解決方案，不再做過多的累贅描述。
一、Step By Step 建立第一個工程
(1)建立第一個工程，File-New-New
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FPGA Quartus II
說到異步時鐘域的信號處理，想必是一個FPGA設計中很關鍵的技術，也是令很多工程師對FPGA望而卻步的原因。但是異步信號的處理真的有那么神秘嗎?那么就讓特權同學和你一起慢慢解開這些所謂的難點問題，不過請注意，今后的這些關于異步信號處理的文章里將會重點從工程實踐的角度出發，以一些特權同學遇到過的典型案例的設計為依托，從代碼的角度來剖析一些特權同學認為經典的跨時鐘域信號處理的方式。這些文章都是即興而寫，可能不會做太多的分類或者歸納，也有一些特例，希望網友自己把握。
另外，關于異步時鐘域的話題，推薦大家
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FPGA MCU
只有最初級的邏輯電路才使用單一的時鐘。大多數與數據傳輸相關的應用都有與生俱來的挑戰，即跨越多個時鐘域的數據移動，例如磁盤控制器、CDROM/DVD 控制器、調制解調器、網卡以及網絡處理器等。當信號從一個時鐘域傳送到另一個時鐘域時，出現在新時鐘域的信號是異步信號。
在現代 IC、ASIC 以及 FPGA 設計中，許多軟件程序可以幫助工程師建立幾百萬門的電路，但這些程序都無法解決信號同步問題。設計者需要了解可靠的設計技巧，以減少電路在跨時鐘域通信時的故障風險。
基礎
從事多時鐘設計的第一
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FPGA 異步信號 FIFO
相信學過單片機的同學對I2C總線都不陌生吧，今天我們來學習怎么用verilog語言來實現它，并在FPGA學習版上顯示。
i2c總線在近年來微電子通信控制領域廣泛采用的一種新型的總線標準，他是同步通信的一種特殊方式，具有接口少，控制簡單，器件封裝形式小，通信速率高等優點。在主從通信中，可以有多個i2c總線器件同時接到i2c總線上，所有與i2c兼容的器件都有標準的接口，通過地址來識別通信對象，使他們可以經由i2c總線互相直接通信。
i2c總線由兩條線控制，一條時鐘線SCL，一條數據線SDA，這
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FPGA i2c verilog
美商賽靈思(Xilinx)宣布400萬邏輯單元元件出貨，可提供等同于5,000萬以上ASIC邏輯閘，元件容量更比競爭產品高出4倍。首批出貨的Virtex UltraScale VU440 FPGA是新一代ASIC及復雜的SOC原型設計與模擬仿真的好選擇。除了具備等同于5,000萬的ASIC邏輯閘及高I/O腳數，Virtex UltraScale VU440 FPGA更運用了UltraScale架構的類ASIC時脈、新一代布線技術及各種邏輯模塊強化功能，提供元件使用率，適用于ASIC原型設計和大型模擬仿
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Xilinx ARM VU440
在2013年分別由蘋果在iPhne 5s首度搭載64位元架構設計的A7處理器，同時Qualcomm也在同年宣布推出旗下首款64位元架構設計處理器Snapdragon 410之后，目前已經有越來越多款中階價位手機已經導入64位元架構，而以處理器架構設計授權為主的ARM，稍早也預測2015年將有過半智慧型手機都將采用64位元架構設計，同時額外支援LTE通訊機能的機種售價也將低于70美元。
在先前訪談中，ARM方面便認為基于更多記憶體定址能力、更高處理效率與效能表現等因素，
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ARM 64位 LTE
e絡盟日前宣布供應基于ARM Cortex-A5微處理器的Atmel Xplained SAMA5D4-XULT評估板，其提供的開發套件有利于用戶開發出高性能特定應用并進行原型設計與評估。
SAMA5D4-XULT開發套件包含一個4Gb DDR2外部存儲器、一個以太網物理層收發器、2個SD/MMC接口、2個主USB端口及1個設備USB端口、1個24位RGB LCD接口、1個HDMI接口以及多個調試接口。
SAMA5D4-XULT開發套件具備的豐富外設可為大量用戶接口應用提供理想選擇。其中，
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e絡盟 ARM Cortex-A5
fpga+arm介紹
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