- 隨著半導體工藝技術的迅猛發展，現場可編程邏輯器件FPGA的集成度迅速提高，已達到百萬門量級，與此同時，FPGA中的邏 ...
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ARM FPGA 加載配置
- 基于ARM的微伏信號在線監測系統設計,1 引言 在線監測系統中，待測信號幅值在50mu;V左右，而背景噪聲幅值在50mV以上，用一般的采集和測量系統無法準確檢測該信號。針對被背景噪聲覆蓋的微小信號，采用濾波降噪和差分放大手段，提高信噪比，保證待
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系統 設計 監測 在線 ARM 信號 基于
- ARM中斷處理的研究,在嵌入式系統中常用的RISC處理器是ARM核，它具有體積小、功耗低、成本低、性價比高的特點。然而，不管是哪種型號的ARM處理器，也無論該嵌入式系統中是否有操作系統，中斷處理，特別是IRQ中斷，始終是必須的，而中斷處
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研究 處理 中斷 ARM
- 摘要：提出一種通過兩個二階節級聯構成四階IIR數字橢圓濾波器的設計方法，并利用Matlab仿真軟件設計了通帶內波紋不大于0．1 dB，阻帶衰減不小于42 dB的IIR數字濾波器。論述了一種采用可編程邏輯器件，通過VHDL硬件描
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Matlab FPGA IIR 數字濾波器
- 在現代數字通信中，對數據傳輸容量和傳輸效率的要求越來越高，因此經常依據時分復用[1]的原理通過數字復接與分...
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數字復接技術 FPGA 時分復用
- 目前，建立在寬帶網絡的多媒體應用日漸增多，高性能的DSP也不斷推陳出新，由于DSP具備非常靈活的編程運算能力 ...
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ARM DSP架構 多處理器 高速通訊
- 摘要：在FPGA設計中，為了成功地操作，可靠的時鐘是非常關鍵的。設計不良的時鐘在極限的溫度、電壓下將導致錯誤的行為。在設計PLD／FPGA時通常采用如下四種類型時鐘：全局時鐘、門控時鐘、多級邏輯時鐘和波動式時鐘。
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FPGA 時鐘設計
- 1 引 言 在雷達及聲納信號處理系統中，波束形成算法通常采用DSP軟件編程實現，控制邏輯電路采用CPLD來完成，這種方法具有軟件編程靈活、功能易于擴展的優點，但對于實時性能要求很高的系統，如雷達、聲納探測和
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FPGA 自適應波束 算法
- 針對高清圖像在中值濾波預處理過程中排序量多、速度慢的特點，提出適合鄰域圖像并行處理機的分塊存儲方法。在流水線結構下，1個時鐘周期可以并行處理32個3×3鄰域的中值濾波運算，實現了高速、實時的1 920×1 080灰度圖像中值濾波器。
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FPGA 中值濾波 硬件實現
- ARM在手機便攜領域如火如荼之時，同時也在其他利基領域拓展著。
成立僅一年的Amantys公司，正在利用ARM開發新一代數字電源控制芯片。這家由劍橋研究團隊及前ARM高管共同成立的公司，目前已接受了來自富達旗下MoonrayInvestors以及ARM共計700萬美元的新一輪投資。
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ARM 數字電源芯片
- 萊迪思半導體公司日前宣布LatticeECP3TMFPGA系列符合PCI Express 2.0在2.5Gbps的規范。針對最近PCI – SIG研討會上涉及的1-通道和 4-通道配置，LatticeECP3 FPGA和其PCI Express(PCIe)IP核通過了符合PCI - SIGPCIe 2.0規范和互操作性的測試，確保萊迪思的解決方案與現有的支持系統的PCIe 2.0具有互操作性。
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萊迪思 FPGA
- 去年11月時，英特爾高管麥克尼（SeanMcGuire）曾透露說，早在10年前，英特爾就曾預見處理器的計算能力將可以媲美...
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ARM
- 全球可編程平臺領導廠商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布榮膺中國經濟CEO論壇“2011中國經濟-最佳推動力企業”獎。賽靈思公司全球高級副總裁、亞太地區執行總裁湯立人（Vincent Tong）和亞太地區銷售與市場副總裁楊飛先生，出席了由東方企業家、經理人雜志、新民周刊、金融界、北京電視臺、香港科技大學商學院、中國企業國際發展協會聯合在北京發起主辦的 “中國經濟CEO論壇暨中國經濟成就獎評選頒獎盛典”。 商務部國際貿易經濟合作研究院研究員白明代表中國經濟CEO 論壇
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賽靈思 FPGA
- 萊迪思半導體公司（NASDAQ: LSCC）今日宣布LatticeECP3TMFPGA系列符合PCI Express 2.0在2.5Gbps的規范。針對最近PCI – SIG研討會上涉及的1-通道和 4-通道配置，LatticeECP3 FPGA和其PCI Express（PCIe）IP核通過了符合PCI - SIGPCIe 2.0規范和互操作性的測試，確保萊迪思的解決方案與現有的支持系統的PCIe 2.0具有互操作性。
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萊迪思半導體 FPGA
- 0引言傳統的數據采集系統一般采用單片機，系統大多通過PCI總線完成數據的傳輸。其缺點是數學運算能力差...
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CPLD FPGA 數據采集系統
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