1引 言擴頻通信系統是將基帶信號的頻譜擴展到很寬的頻帶上，然后進行傳輸，通過增大頻帶寬度來提高信噪比的一種系統。由于擴頻系統具有抗干擾能力強、保密性高、截獲概率低、多址復用和任意選址等優點，在移動通信等
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FPGA 數字 解調 模塊設計
進行硬件設計的功能調試時，FPGA的再編程能力是關鍵的優點。CPLD和FPGA早期使用時，如果發現設計不能正常工作，工程師就使用“調試鉤”的方法。先將要觀察的FPGA內部信號引到引腳，然后用外部的邏輯分析儀捕獲數據。然而當設計的復雜程度增加時，這個方法就不再適合了，其中有幾個原因。第一是由于FPGA的功能增加了，而器件的引腳數目卻緩慢地增長。因此，可用邏輯對I/O的比率減小了，參見圖1。此外，設計很復雜時，通常完成設計后只有幾個空余的引腳，或者根本就沒有空余的引腳能用于調試。
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萊迪思 FPGA 邏輯分析儀
工程師在設計過程中，經常需要一定的創造力(不妨稱之為數字管道膠帶)才能夠保證設計的順利完成。過去8年時間里，我曾經目睹許多優秀工程師利用這一方法出色地完成了許多工作，而他們采用的最主要工具就是FPGA Editor。
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賽靈思 FPGA Editor
對于需要在PCB板上使用大規模FPGA器件的設計人員來說，I/O引腳分配是必須面對的眾多挑戰之一。 由于眾多原因，許多設計人員發表為大型FPGA器件和高級BGA封裝確定I/O引腳配置或布局方案越來越困難。 但是組合運用多種智能I/O規劃工具，能夠使引腳分配過程變得更輕松。
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Xilinx FPGA I/O引腳
你接到要求用FPGA實現FIR濾波器的任務時，也許會想起在學校里所學的FIR基礎知識，但是下一步該做什么呢?哪些參數是重要的?做這個設計的最佳方法是什么?還有這個設計應該怎樣在FPGA中實現?現在有大量的低成本IP核和工具來幫助你進行設計，因為FIR是用FPGA實現的最普通的功能。
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萊迪思 FPGA FIR濾波器
操作系統能夠提高可移植性，并提供多種經過測試的抽象層，服務層和應用模塊層以供選擇，從而加快產品上市時間并減少應用程序出錯的可能性。然而，選擇一個嵌入式操作系統( OS )從來就不是一個簡單的過程，因為集成嵌入式軟件的方式選擇余地很大，你可以完全都由自己來編寫，或通過商業定制專門實時操作系統，也可以直接購買通用操作系統不作任何修改，現成的通用操作系統。FPGA性能的提高和軟處理器核的出現，直接導致了可編程邏輯SoC解決方案的產生，隨著這一變化，關于選擇標準，設計方案以及折中考慮等傳統經驗也需要與時俱進以
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萊迪思 FPGA 操作系統
由于醫療服務成本的不斷攀升、慢性病的流行、人口的老齡化，以及中國、印度和巴西等大規模新興市場的崛起，對價...
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FPGA 醫療設備 混合信號
工業控制中往往需要完成多通道故障檢測及多通道命令控制（這種多任務設置非常普遍），單獨的CPU芯片由于其外部控 ...
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工業控制 ARM7 FPGA 故障檢測
技術要求和商業需求正促使WiMAX無線網絡技術快速升溫。通信行業面臨著進一步降低無線通信網絡成本的巨大壓力,而實現這一點的一個可能方法就是提高目前的移動網絡中使用的無線頻譜的使用效率。綜合利用一系列允許快速
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WiMAX FPGA 系統 加速器
本文針對低設備成本、低運行成本和超遠距離的視頻監控系統應用提出了解決方案，使用ARM嵌入式處理器和Linux操作系統構建嵌入式系統，開發出可實際應用的遠程視頻監控系統，適用于低分辨率、低成本、長距離的監控應用。……
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ARM 嵌入式系統 FPGA
??????? 在人類對帶寬需求永不滿足的胃口面前，“瞬間處理海量的數據吞吐”，成為所有通信設備廠商、電信運營商的永恒追求——在那之前，收發器的傳輸能力成為問題的節點。?
????????日前，和臺積電有著多年合作關系的Altera公司，宣布自己在最新的40nm工藝制程上，構建了一個全系列收發器
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Altera 收發器 FPGA
FPGA正越來越多地作為現代電子系統的核心部分。這有多個可能原因：FPGA的成本低、立即可用及精密性不斷提高,但最重要的還是FPGA硬件可重新配置,因此能輕易配合系統規格隨時改變的要求。
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Actel FPGA ISP
視頻和靜止圖像的普遍采用,以及可配置系統(如軟件無線電)日益增長的需求繼續驅動DSP應用的擴展。很多應用需要經濟有效的DSP處理。
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FPGA DSP
1 引 言
要求改變脈沖周期和輸出脈沖個數的脈沖輸出電路模塊在許多工業領域都有運用。采用數字器件設計周期和輸出個數可調節的脈沖發生模塊是方便可行的。為了使之具有高速、靈活的優點，本文采用Atelra公司的可編程芯片FPGA設計了一款周期和輸出個數可變的脈沖發生器。經過板級調試獲得良好的運行效果。
2 總體設計思路
脈沖的周期由高電平持續時間與低電平持續時間共同構成，為了改變周期，采用兩個計數器來分別控制高電平持續時間和低電平持續時間。計數器采用可并行加載初始值的N位減法計數器。設定：
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FPGA 脈沖發生器
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