Altera公司今天公開業界第一款異構系統級封裝(SiP，System-in-Package)器件，集成了來自SK Hynix的堆疊寬帶存儲器(HBM2)以及高性能Stratix® 10 FPGA和SoC。Stratix 10 DRAM SiP代表了新一類器件，其特殊的體系結構設計滿足了高性能系統對存儲器帶寬最嚴格的要求。
數據中心、廣播、固網和高性能計算等系統要處理的數據量不斷攀升，需要的帶寬非常高。相對于目前的分立DRAM解決方案，Stratix 10 DRAM SiP的存儲器帶寬提
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Altera FPGA
以上為小梅哥為了對特權同學的串口收發模塊進行測試所展開的部分工作，到這里，仿真測試所需要的準備工作我們就做好了，接下來將實際進行仿真，通過仿真來分析該模塊的性能。 這里極力推薦大家使用modelsim進行仿真，因為quartusII自帶的仿真工具靈活性和功能都趕modelsim相差甚遠。Modelsim作為一款強大的仿真軟件，在業界被廣泛使用。同時，modelsim針對不同的EDA廠家，也推出了OEM版本，modelsim-altera就是為Altera公司開發的OEM版本，此版本針對Altera公
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FPGA 串口調試
大家好，這幾天在各個論壇上，經常就有人在向我咨詢基于FPGA的串口通信代碼，大部分都是在網上下載一個現成的代碼，但是在使用中就遇到了各種問題，于是就發到了論壇上來求助。在閱讀了他們的代碼之后，我發現幾乎出自同一個版本(目前確定為特權同學的基于EPM240入門實驗的代碼)。他們在調試這個代碼的時候，經常存在這樣幾個問題：1、部分人對該串口通訊模塊完全不理解，對每句話，甚至每個模塊的功能都不理解;2、部分人采用最原始的畫波形的方式來對該模塊進行仿真，結果無法得到仿真結果;3、部分人不會使用modelsim
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FPGA 串口調試
“數十個合作伙伴，數百家客戶，數千計的工程師，這三股強大的力量構成了Altera SoC大的生態系統，也是Altera在SoC領域投入5年所獲得的成就。”Altera公司嵌入式處理營銷資深總監Chris Balough在一年一度的Altera SoC開發者大會上自豪地表示。
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Altera FPGA
除法，這個小學4年紀就開始學習和使用的方法卻一直是我這個ASIC工程師心中的痛。我一直在思考如何能找到一個簡單(硬件資源少)而快捷(時鐘排數少)的通用除法電路。 其實簡單的說除法可以用迭代的減法來實現，但是對于硬件，這恐怕要花很多時間。我也一直沒有找到實現任意除法的好方法。但是對于某些除數固定的除法還是有一些辦法的。 1)最容易想到的就是ROM查找表，但是ROM畢竟不是我們的目標，雖然ROM有時是不錯的方法。 2)我開始仔細考慮這個問題是在做264解碼時必須要處理QP的問題。這是一個除以6的計算
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除法電路 ASIC
Altera公司榮獲分析公司Frost & Sullivan的全球FPGA技術創新領先獎，表彰Altera在技術特性和未來業務價值方面更勝一籌。該獎項彰顯Altera在其Arria® 10 FPGA中實現IEEE 754單精度硬核浮點DSP (數字信號處理)模塊——處理速率高達1.5 TFLOPS (每秒萬億次浮點運算)，進一步提高了數字系統設計的能效和生產效率。Altera的可編程器件幫助客戶針對大數據和搜索應用、數據中心加速、軍事通信和高性能計算等需要高精度
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Altera FPGA
快速傅里葉變換(FFT)是信號處理應用的基礎。FPGA供應商一直以來提供了運行良好的FFT庫，處理適配到FPGA片內存儲器中的大量數據。但是，如果數據規模太大，應該如何應對? 為解決這一問題，FPGA設計人員現在必須要做出設計決定，這些決定互相糾纏在一起，例如，片內FFT內核的配置選擇，其數量，它們怎樣連接并訪問外部存儲器，多個內核之間的同步等。分析所有這類設計決定就是要能夠很好的結合現有產品，在HDL中編程，這會非常耗時，而且帶來了性能問題。采用OpenCL等高級編程語言，能夠很快的完成系統設計分析。本
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FPGA 頻域濾波器 OpenCL 201511
簡介
JESD204是一種連接數據轉換器(ADC和DAC)和邏輯器件的高速串行接口，該標準的 B 修訂版支持高達 12.5 Gbps串行數據速率，并可確保 JESD204 鏈路具有可重復的確定性延遲。隨著轉換器的速度和分辨率不斷提升，JESD204B接口在ADI高速轉換器和集成RF收發器中也變得更為常見。此外，FPGA和ASIC中靈活的串行器/解串器(SERDES)設計正逐步取代連接轉換器的傳統并行LVDS/CMOS接口，并用來實現 JESD204B物理層。本文介紹如何快速在Xilinx?
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Xilinx FPGA
2015年10月19日，Mentor Graphics公司今天宣布，推出支持25G、50G和100G以太網的Veloce® VirtuaLAB Ethernet環境。這種支持有助于實現今天正在創建的基于大規模以太網設計的高效的、基于仿真的驗證。
連接需求的激增對交換機和路由器設計的尺寸有著深遠的影響，使之成為了今天開發的最大的IC設計。設計的絕對尺寸、早期發布的壓力，以及需要驗證所有路徑，都推動著將驗證從模擬轉向基于仿真流程方法的轉變。
Juniper Networks硅和系統工程
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Mentor Graphics ASIC
EEPW：我想了解一下Patrick Dorsey先生對英特爾收購了Altera的一些看法，其次就是Altera也是OpenPower的一個成員，因為加入了Intel之后，Altera這邊會不會繼續跟OpenPower合作。
Patrick Dorsey：就像您所說的，我們也是OpenPower機構的一個成員。關于我們的看法，我們FPGA會繼續支持不同的架構，包括ARM架構，Power架構還有Intel自己的架構。
6月份我看我們的新聞發布宣布我們的OpenCL這個工具可以支持普通的架構，
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Altera FPGA
編者按：五年來，Xilinx正經歷轉型: 從FPGA供應商到可以支持系統和軟件工程師的全可編程技術(All Programmable technology )公司，致力于未來五年內增長5倍的潛在用戶，并為此推出了多處理器SoC和一系列軟件定義的設計環境。近日該公司的戰略規劃師Steve Glaser來華，向我們解釋了其構想。
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xilinx FPGA 全可編程 201510
新思科技(Synopsys, Inc.)日前宣布：推出全新HAPS®-80基于FPGA的原型系統，該系統為Synopsys的端到端原型解決方案的一部分。HAPS-80系統提供了高達100MHz的多FPGA性能，以及全新的專用高速時分復用(HSTDM)技術。HAPS-80采用Xilinx最新的Virtex UltraScale VU440 FPGA器件，每顆FPGA可容納2600萬個ASIC門，結合ProtoCompiler設計自動化和調試軟件，可支持高達16億個ASIC門的設計。HAPS硬件與
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Synopsys FPGA
Altera公司宣布，由Altera、西安電子科技大學、友晶科技主辦，華為、英特爾、展訊通信贊助的第一屆5G算法創新大賽公布進入復賽的團隊名單。第一屆5G算法創新大賽是業界首個面向未來無線通信技術的高校大賽，旨在促進創新。大賽共有184支隊伍報名參賽，462名參賽學生，覆蓋全國31個城市、76所高校，其中包括28所985高校和47所211高校。初賽角逐后進入復賽共49支隊伍。由于初賽交付的高質量作品較多并不乏創新性，大賽組委會宣布在原定一、二、三等獎基礎上，增設優秀獎——&ld
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5G FPGA
今天，OpenPOWER基金會在京召開主題為“開放力量?引領新一代計算技術”的第二代分布式計算技術峰會。來自IBM公司、賽靈思公司、深圳市恒揚科技股份有限公司、聯科集團(中國)有限公司、無錫中太服務器有限公司、新浪網、清華大學等機構的領導、專家，以及ISV、FPGA技術人員和行業用戶200余人共同出席了峰會。峰會期間，OpenPOWER基金會宣布成立第二代分布式計算聯盟，以推動新一代計算技術和應用的發展。同時，構建于SuperVessel云平臺上的CAPI FPGA應
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OpenPOWER FPGA
fpga-to-asic介紹
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