1 為不同應用提供不同選擇
對于數據轉換器的高速串行傳輸，不同的應用有不同的選擇。十多年來，數據轉換器制造商一直選擇LVDS作為主要差分信號技術。盡管有些LVDS應用可使用更高的數據速率，但目前該市場上的轉換器廠商可提供的最大LVDS數據速率仍然為0.8至1 Gbps。LVDS技術一直難以滿足轉換器的帶寬要求。LVDS受TIA/EIA 644A規范控制，這是一項LVDS核心制造商的行業標準。該規范可作為設計人員的最佳實踐指南，提高不同廠商的LVDS發送器及接收器兼容性。同樣，沒有完全遵守LVDS
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JESD204B LVDS 轉換器 FPGA PHY
高清圖像質量已經快速成為現代家庭中多媒體產品的標準配置。在該領域之外的許多應用中，更高的分辨率、更好的對比度、更大的色深和更快的幀率也都越來越受歡迎，這些應用包括安保、醫療成像和工廠生產線檢測系統等等。當然，盡管增強型成像技術在不久的將來更加流行似乎是板上釘釘的事情，但這將取決于支持更高數據傳輸能力的先進半導體技術的發展。本文將以實例闡述半導體技術所取得的進展。
雖然USB連接標準開始并沒有引起太多關注，但從上世紀90年代中期第一次脫穎而出已經改變了很多，它現在已經遠遠不只是為低數據速率的鼠標和
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USB FIFO 緩沖器 FPGA 顯示器
領先的技術分銷商駿龍科技有限公司發布了基于Altera MAX® 10的“Mpression Odyssey(奧德賽)”物聯網開發套件和電機驅動方案。Altera的MAX® 10 FPGA在低成本、單芯片、瞬時上電的可編程邏輯器件中提供了先進的處理能力，駿龍科技推出的產品進一步驗證了MAX® 10 FPGA的卓越性能，并進一步豐富了Altera公司的工業解決方案。
“Mpression Odyssey(奧德賽)”開發套件是一
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駿龍科技 物聯網 FPGA
1 編碼器和分解器的類型
編碼器分為增量和絕對兩個基本類別。增量編碼器可以監控輪軸上的兩個位置，可以在輪軸每次經過這兩個位置時產生A或B脈沖。獨立的外部電動計數器然后從這些脈沖解讀出轉速和旋轉方向。雖然適用于眾多應用，但是增量式計數器確實存在某些不足。例如，在輪軸停轉情況下，增量編碼器在開始運行之前必須首先通過調回到某個指定校準點來實現自身校準。另外，增量式計數器易受到電氣干擾的影響，導致發送到系統的脈沖不準確，進而造成旋轉計數錯誤。不僅如此，許多增量編碼器屬于光電器件，如果對目標應用有影響，則
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編碼器 分解器 RDC FPGA 脈沖
Xilinx的新一代設計套件 Vivado 相比上一代產品 ISE， 在運行速度、算法優化和功能整合等很多方面都有了顯著地改進。 但是對初學者來說，新的約束語言 XDC 以及腳本語言 Tcl 的引入則成為了快速掌握 Vivado 使用技巧的最大障礙，以至于兩年多后的今天，仍有很多用戶缺乏升級到 Vivado 的信心。
本文介紹了 Tcl 在 Vivado 中的基礎應用，希望起到拋磚引玉的作用，指引使用者在短時間內快速掌握相關技巧，更好地發揮 Vivado 在 FPGA 設計中的優勢。
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Xilinx VivadoTcl FPGA cells
明導(Mentor Graphics Corporation)今天宣布以史無前例的5000美元起始價推出三款全新PADS®系列產品，以滿足電子工程師日益提高的設計需要。除了具備以前領先市場的PADS產品的易學易用等特點之外，全新的PADS系列還融合了高效設計與分析技術，性價比極高，可以處理各種復雜的電子問題。該系列產品是在以前積累的強大的PADS技術經驗基礎上延伸而來的，這些經驗經過了全球數以百萬計工程師的數百萬次設計的實踐檢驗，在某些情況下還利用了領先市場的Xpedition®套件中
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Mentor PCB
1 FPGA浮點運算推陳出新
以往FPGA在進行浮點運算時，為符合IEEE 754標準，每次運算都需要去歸一化和歸一化步驟，導致了極大的性能瓶頸。因為這些歸一化和去歸一化步驟一般通過FPGA中的大規模桶形移位寄存器實現，需要大量的邏輯和布線資源。通常一個單精度浮點加法器需要500個查找表(LUT)，單精度浮點要占用30%的LUT，指數和自然對數等更復雜的數學函數需要大約1000個LUT。因此隨著DSP算法越來越復雜，FPGA性能會明顯劣化，對占用80%～90%邏輯資源的FPGA會造成嚴重的布線擁
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Altera FPGA LUT DSP 數據通路
本文提出了一種采用VHDL硬件描述語言設計新型三相正弦脈寬調制（SPWM）波形發生器的方法。該方法以直接數字頻率合成技術(DDS)為核心產生三相SPWM信號。并且利用VHDL設計了死區時間可調的死區時間控制器，解決了傳統的模塊電路等待方法很難產生帶精確死區時間控制的SPWM信號的問題。該方法在Quartus II 9.1環境平臺下進行了仿真驗證，并將設計程序下載到DE2-70實驗板進行實驗測試，用示波器測試得到了死區時間可控制的SPWM波形。
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VHDL SPWM DDS 死區時間 FPGA 201505
本文針對成像聲納擴展圖像動態范圍和增強圖像細節的需求，提出了一種基于開方運算的動態范圍擴展方法。基于課題組研制的多波束成像聲納原理樣機的研制，分析了數據動態范圍壓縮導致圖像細節丟失的原因及其對成像質量的影響，采用JPL快速平方根近似算法改善了開方運算FPGA實現過程的資源占用和系統延時。最后，對改進設計方案進行了實驗驗證，通過多波束成像聲納系統的消聲水池實驗證明了本文動態范圍擴展方法的有效性和可行性，系統成像質量改善明顯，達到優化設計的預期目標。
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成像聲納 動態范圍 平方根 FPGA 波束成像 201505
本文對數字中頻信號處理技術進行了研究，采用軟件無線電的設計思想和解決方案，提出了一種基于“AD+FPGA”的中頻信號處理技術，在頻譜分析儀及信號分析儀等接收機中應用廣泛。
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數字中頻 軟件無線電 AD FPGA 分析儀 201505
接上篇
編程思路
對于電阻類數據，常用的數表有電阻數表、AD數表。
1. 電阻數表，優點是直觀，方便后期查驗，與電源電壓無關;缺點和AD值之間需要額外的計算，占用系統時間。
2. AD數表，優點是MCU只需做比較而無需乘除，與電源電壓無關;缺點是不直觀，需要保存好原始的計算表格以備查驗。
這里使用第二種AD數表，我們推導一下AD值與地址設置值之間的關系：
因為并聯電路和串聯電路都是線性電路，電源VCC的波動會直接導致輸出電壓波動，所以直接把VCC和Vref連接能
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MCU PCB 電阻 AD數表 VCC
前言
命題的起源是一款RS485從機設計過程中，需要給它提供一個手動設置從機地址的功能，市面上同類產品，一般是兩種做法。
一種是純軟件，通過設備的RS485端口，按廠家給出的通信協議，比如Modbus RTU，修改它作為從機地址的寄存器的值，有些要求重啟才生效。優點是節省了PCB面積和相關的元器件，缺點是操作麻煩，需要客戶先搭建軟硬件環境，把設備地址修改完后再安裝到系統里。
另一種是硬件上提供了撥碼開關，想修改地址時，撥成不同的地址組合就可以了。這種做法優點是操作很簡單，不需要額外的
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RS485 MCU PCB 單片機 電阻
本文通過對多種壓縮算法作進一步研究對比后發現，LZO壓縮算法是一種被稱為實時無損壓縮的算法，LZO壓縮算法在保證實時壓縮速率的優點的同時提供適中的壓縮率。如圖1(A)給出了Linux操作系統下常見開源壓縮算法的壓縮速率的測試結果，LZO壓縮算法速率極快;如圖1(B)給出了Gzip壓縮算法和LZO壓縮算法的壓縮率測試結構，從圖中可以看出，LZO壓縮算法可以提供平均約50%的壓縮率。
1 LZO壓縮算法基本原理分析
1.1 LZO壓縮算法壓縮原理
LZO壓縮算法采用(重復長度L，指回
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LZO FPGA LZSS RAM 壓縮算法
e絡盟日前宣布新增來自TE Connectivity、Molex、FCI、Harwin、Hirose 、JST、菲尼克斯及Samtec等全球領先供應商的PCB連接器，進一步豐富了已超過21萬種連接器的產品庫存。新增產品涵蓋壓接和焊接端子、D-Sub連接器、矩形電源連接器、接線端子塊，以及Mil-DTL-5015、83723、26482、26500等軍規級圓形連接器和適用于惡劣環境的(IP69K等級)圓形連接器。
新增PCB連接器系列包括板對板連接器、卡緣連接器、背板連接器、DIN 41612連接
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e絡盟 PCB
1 USB Type-C接口介紹
二十年前，第一代通用串行總線(Universal Serial Bus, USB 1.0)的出現，為各自為政的電子行業通信標準注入了互通性。而最新發布的USB Type-C接口規范將USB技術提升到了一個新的高度，能夠滿足21世紀電子行業的需求，同時也將再一次改變計算機、消費類電子產品以及移動設備之間的互連方式。輕薄、堅固、無需區分插頭方向的USB Type-C連接器拓展了由USB 3.1超速(SuperSpeed+)規范定義的各項功能，采用雙通道實現高達20
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FPGA USB Type-C 充電器 嵌入式
fsp:fpga-pcb介紹
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