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基于FPGA的分布式算法FIR濾波器設(shè)計(jì)
- 引 言 FIR(finite impulse response)濾波器是數(shù)字信號(hào)處理系統(tǒng)中最基本的元件,它可以在保證任意幅頻特性的同時(shí)具有嚴(yán)格的線性相頻特性,同時(shí)其單位沖激響應(yīng)是有限的,沒(méi)有輸入到輸出的反饋,是穩(wěn)定的系統(tǒng)。因此,F(xiàn)IR濾波器在通信、圖像處理、模式識(shí)別等領(lǐng)域都有著廣泛的應(yīng)用。 目前FIR濾波器的硬件實(shí)現(xiàn)有以下幾種方式: 一種是使用單片通用數(shù)字濾波器集成電路,這種電路使用簡(jiǎn)單,但是由于字長(zhǎng)和階數(shù)的規(guī)格較少,不易完全滿足實(shí)際需要。雖然可采用多片擴(kuò)展來(lái)滿足要求,但會(huì)增加體積和
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FPGA奔向45納米
- Altera公司技術(shù)開(kāi)發(fā)副總裁Mojy Chian博士來(lái)到北京,在媒體座談會(huì)上介紹了該公司45nm IC開(kāi)發(fā)的情況。他說(shuō),45nm相對(duì)65nm的優(yōu)勢(shì)要比65nm相對(duì)90nm的優(yōu)勢(shì)更大,同時(shí)開(kāi)發(fā)難度也更高。Altera通過(guò)選擇正確的合作伙伴、采用“第一片硅投產(chǎn)”的方法以及協(xié)作設(shè)計(jì)和工藝開(kāi)發(fā)的方式來(lái)實(shí)現(xiàn)2008年45nm FPGA的生產(chǎn)。 那個(gè)叫Moore的人真幸運(yùn)。他沒(méi)有發(fā)現(xiàn)真正的物理定律。他只不過(guò)總結(jié)并預(yù)測(cè)了半導(dǎo)體產(chǎn)業(yè)的發(fā)展規(guī)律,但他可能比大多數(shù)發(fā)現(xiàn)真正定律的物理學(xué)家都著名。說(shuō)他幸運(yùn),是因?yàn)槟莻€(gè)
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基于PCA82C250與MCU間的直連通信網(wǎng)絡(luò)設(shè)計(jì)
- 摘要:在分析了RS-485總線與CAN部遲疑不決的異同點(diǎn)后,以PCA82C250型接口電路為例提出了用CAN總線通信物理層接口電路來(lái)替代RS-485總線接口中電路與單片機(jī)直接連接進(jìn)行通信網(wǎng)絡(luò)設(shè)計(jì),從而可形成一個(gè)高性能、低價(jià)格且數(shù)據(jù)通信安全、可靠的分布式測(cè)控系統(tǒng)。 關(guān)鍵詞:通信物理接口 RS-485總線 CAN總線 MCU 1 概述 用于多機(jī)間數(shù)據(jù)通信的通信物理層接口是分布式測(cè)控系統(tǒng)數(shù)據(jù)共享的工作基礎(chǔ),傳統(tǒng)的以單片機(jī)為核心的分布式多機(jī)測(cè)控系統(tǒng)為簡(jiǎn)化通信物理
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C語(yǔ)言平臺(tái) 縮短SoC前期設(shè)計(jì)時(shí)間
- 在設(shè)計(jì)上能減少結(jié)構(gòu)探索時(shí)間的C語(yǔ)言平臺(tái),在結(jié)構(gòu)上如何以新思考突破? 以往半導(dǎo)體業(yè)者大多使用FPGA(Field Programmable Gate Array)製作樣品(Prototype),接著鎖定幾項(xiàng)晶片重要規(guī)格,依此找出最適合該晶片的結(jié)構(gòu),這種方式最大缺點(diǎn)是作業(yè)時(shí)間非常冗長(zhǎng)。然而,C語(yǔ)言平臺(tái)的設(shè)計(jì)方式則是,利用軟體模擬分析檢討晶片結(jié)構(gòu),以往FPGA平臺(tái)的樣品,大約需要半年左右的結(jié)構(gòu)探索時(shí)間,如果採(cǎi)用C語(yǔ)言平臺(tái)的設(shè)計(jì)方式,只需要花費(fèi)約2周~1個(gè)月的時(shí)間。 目前開(kāi)發(fā)最快的是日本沖電氣,以
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DSP與普通MCU的區(qū)別
- 考慮一個(gè)數(shù)字信號(hào)處理的實(shí)例,比如有限沖擊響應(yīng)濾波器(FIR)。用數(shù)學(xué)語(yǔ)言來(lái)說(shuō),F(xiàn)IR濾波器是做一系列的點(diǎn)積。取一個(gè)輸入量和一個(gè)序數(shù)向量,在系數(shù)和輸入樣本的滑動(dòng)窗口間作乘法,然后將所有的乘積加起來(lái),形成一個(gè)輸出樣本。 類似的運(yùn)算在數(shù)字信號(hào)處理過(guò)程中大量地重復(fù)發(fā)生,使得為此設(shè)計(jì)的器件必須提供專門的支持,促成了了DSP器件與通用處理器(GPP)的分流: 1 對(duì)密集的乘法運(yùn)算的支持 GPP不是設(shè)計(jì)來(lái)做密集乘法任務(wù)的,即使是一些現(xiàn)代的GPP,也要求多個(gè)指令周期來(lái)做一次乘法。而DSP處理器使用專門的硬件來(lái)實(shí)
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使用32位MCU解決RFID智能標(biāo)簽/智能卡系統(tǒng)設(shè)計(jì)難題
- 無(wú)線射頻識(shí)別 (RFID) 將成為第一種與條碼技術(shù)并存并最終將在低成本識(shí)別和個(gè)人數(shù)據(jù)存儲(chǔ)領(lǐng)域取代條碼技術(shù)的新興技術(shù)。 與條碼技術(shù)相比,它具有多種優(yōu)勢(shì),包括: 1.) 可以存儲(chǔ)更多數(shù)據(jù),2.) 可以在標(biāo)簽中集成一定智能,3.) 可以在一定距離外掃描,以及 4.) 可以減少人為干預(yù)。 所有這一切皆因MCU 的使用而成為可能。 EPC 技術(shù)對(duì)智能標(biāo)簽的影響 在消費(fèi)層的部署中,下一代標(biāo)簽系統(tǒng)必須發(fā)展一種新的復(fù)雜級(jí)別,以應(yīng)對(duì)新應(yīng)用和全球互操作性所帶來(lái)的復(fù)雜性。 就像統(tǒng)一產(chǎn)品編碼 (UPC) 是
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FPGA在語(yǔ)音存儲(chǔ)與回放系統(tǒng)中的應(yīng)用
- 1 引言 隨著數(shù)字信號(hào)處理器、超大規(guī)模集成電路的高速發(fā)展,語(yǔ)音記錄技術(shù)已從模擬錄音階段過(guò)渡到數(shù)字錄音階段。在數(shù)字化錄音技術(shù)中,壓縮后的語(yǔ)音數(shù)據(jù)有些存儲(chǔ)在硬盤(pán)中,有些存儲(chǔ)在帶有掉電保護(hù)功能的RAM或FLASH存儲(chǔ)器中。筆者介紹的語(yǔ)音存儲(chǔ)與回放系統(tǒng),未使用專用的語(yǔ)音處理芯片,不需要擴(kuò)展接口電路,只利用FPGA作為核心控制器,就能完成語(yǔ)音信號(hào)的數(shù)字化處理,即實(shí)現(xiàn)語(yǔ)音的存儲(chǔ)與回放。 2 系統(tǒng)總體結(jié)構(gòu) 數(shù)字化語(yǔ)音存儲(chǔ)與回放系統(tǒng)的基本工作原理是將模擬語(yǔ)音信號(hào)通過(guò)模數(shù)轉(zhuǎn)換器(A/D)轉(zhuǎn)換成數(shù)字信號(hào)
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基于FPGA的32 Kbit/s CVSD語(yǔ)音編解碼器的實(shí)現(xiàn)
- 64 Kbit/s的A律或μ律的對(duì)數(shù)壓擴(kuò)PCM編碼在大容量的光纖通信系統(tǒng)和數(shù)字微波系統(tǒng)中已得到廣泛應(yīng)用,但由于占用較大的傳輸帶寬和具有復(fù)雜的成幀結(jié)構(gòu),PCM編碼不適合無(wú)線語(yǔ)音系統(tǒng)的應(yīng)用。連續(xù)可變斜率增量(Continuously Variable Slope Delta,CVSD)調(diào)制以其較低的應(yīng)用難度、成本和編碼速率,較好的語(yǔ)音質(zhì)量廣泛應(yīng)用于戰(zhàn)術(shù)通信網(wǎng)、衛(wèi)星通信、藍(lán)牙等無(wú)線語(yǔ)音傳輸領(lǐng)域。近年來(lái)FPGA不斷發(fā)展演化,并在構(gòu)架方面針對(duì)DSP應(yīng)用有了顯著增強(qiáng)。這些增強(qiáng)使得FPGA能夠支持各領(lǐng)域的眾多復(fù)雜D
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采用AVR單片機(jī)對(duì)FPGA進(jìn)行配置
- Altera公司的ACEX、FLEX等系列的FPGA芯片應(yīng)用廣泛,但其FPGA基于SRAM結(jié)構(gòu),決定電路邏輯功能的編程數(shù)據(jù)存儲(chǔ)于SRAM中。由于SRAM的易失性,每次上電時(shí)必須重新把編程數(shù)據(jù)裝載到SRAM中,這一過(guò)程就是FPGA的配置過(guò)程。FPGA的配置分為主動(dòng)式和被動(dòng)式。在主動(dòng)模式下,F(xiàn)PGA上電后主動(dòng)將配置數(shù)據(jù)從專用的EPROM(如EPC1,EPC2等)加載到SRAM中。被動(dòng)模式下,F(xiàn)PGA為從屬器件,由相應(yīng)的控制電路或微處理器控制配置過(guò)程,包括通過(guò)下載
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FPGA的堆疊封裝,欲革背板與SoC的命
- FPGA最基本的應(yīng)用是橋接。隨著FPGA的門數(shù)不斷提高,雄心勃勃的FPGA巨頭們?cè)缫巡粷M足這些,他們向著信號(hào)處理、互聯(lián)性和高速運(yùn)算方向發(fā)展。未來(lái),F(xiàn)PGA還有望與模擬和存儲(chǔ)器廠商合作,做出SIP(堆疊封裝)。 最近,筆者訪問(wèn)了Xilinx公司的CTO Ivo Bolsens,他說(shuō)未來(lái)的FPGA一方面是在功耗、性能、價(jià)格方面進(jìn)行不停地改進(jìn),未來(lái)將出現(xiàn)革命性的變化就是利用推迭封裝(SIP),一個(gè)封裝里面放多個(gè)裸片的技術(shù),那么FPGA平臺(tái)可能就會(huì)成為一個(gè)標(biāo)準(zhǔn)的、虛擬的SoC(Virtual SoC)的
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基于FPGA的計(jì)算機(jī)防視頻信息泄漏系統(tǒng)設(shè)計(jì)
- 假如顯示終端為數(shù)字微鏡DMD(Digital MicromirrorDevice)顯示器。該顯示器將計(jì)算機(jī)每個(gè)像素點(diǎn)的圖像信號(hào)經(jīng)過(guò)數(shù)字光處理DLP(Digital Light Processing)后,存入SDRAM雙向緩存器,當(dāng)一幀圖像接收完畢時(shí),內(nèi)部數(shù)據(jù)處理電路同時(shí)激發(fā)各像素點(diǎn)對(duì)應(yīng)的微鏡運(yùn)動(dòng),完成一幀圖像的顯示。DMD顯示器峰值數(shù)字驅(qū)動(dòng)電壓不超過(guò)33.5V,電磁輻射很低,且各微鏡片同時(shí)驅(qū)動(dòng),形成相互干擾的向外輻射信號(hào),解碼難度極大,從而使其成為無(wú)信息泄漏的顯示器。此時(shí),視頻電纜的輻射在整個(gè)視頻通路
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嵌入式系統(tǒng)中從串配置FPGA的實(shí)現(xiàn)
- 本文主要論述在ARM嵌入式系統(tǒng)中如何實(shí)現(xiàn)FPGA從串配置的方法,將系統(tǒng)程序及配置數(shù)據(jù)存儲(chǔ)在系統(tǒng)Flash中,利用ARM的通用I/O口產(chǎn)生配置時(shí)序,省去專用的配置PROM。 文中ARM微處理器采用samsung公司的ARM7TDMI系列中的S3C4480X,F(xiàn)PGA采用xilinx 公司spartan3E系列中的XC3S100E,詳細(xì)討論FPGA的從串配置的時(shí)序,同時(shí)論述S3C4480X從串配置spartan3E系列FPGA的軟、硬件實(shí)現(xiàn)方法。實(shí)踐證明,該方法在成本、體積、靈活性上均具有優(yōu)勢(shì)
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工程師踴躍報(bào)名參加“瑞薩學(xué)習(xí)工具包講座”
- 2007年9月7日株式會(huì)社瑞薩科技開(kāi)始了名為“2007瑞薩學(xué)習(xí)工具包講座(Starter Kit Seminar)”的活動(dòng),此次活動(dòng)與專業(yè)雜志《電子產(chǎn)品世界》合作開(kāi)展。 在首次深圳站的活動(dòng)中,瑞薩技術(shù)人員向在場(chǎng)聽(tīng)眾進(jìn)行了簡(jiǎn)單易懂的講解,并將采用與實(shí)際產(chǎn)品功能完全一致的“瑞薩學(xué)習(xí)工具包(RENESAS Starter Kit,簡(jiǎn)稱RSK)”進(jìn)行訓(xùn)練,同時(shí),當(dāng)日參加活動(dòng)人員還免費(fèi)獲贈(zèng)了一套“瑞薩學(xué)習(xí)工具包”。 &nbs
- 關(guān)鍵字: MCU 嵌入式 瑞薩科技
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歡迎您創(chuàng)建該詞條,闡述對(duì)mcu-fpga的理解,并與今后在此搜索mcu-fpga的朋友們分享。 創(chuàng)建詞條
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