- 擁有模擬和數字領域的優勢技術、提供領先的混合信號半導體解決方案的供應商 IDT? 公司 (Integrated Device Technology, Inc.; NASDAQ: IDTI) 宣布推出針對智能電網應用的全球最先進單相電能計量 SoC。該器件擁有業界最寬的動態范圍和前所未有的集成度，幫助智能電表制造商在提高精度的同時簡化設計并降低整個系統成本。
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IDT SoC 智能電表
- 低壓差分信號LVDS（Low Voltage Differential Signal）是由ANSI/TIA/EIA-644-1995定義的用于高速數據傳輸的物理層接口標準。它具有超高速（1.4Gb/s）、低功耗及低電磁輻射的特性，是在銅介質上實現千兆位級高速通信的
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及其 外圍 電路設計 設計 內核 FPGA LVDS 基于
- 基于微處理器的FPGA的在線可重配置,可編程邏輯器件（PLD）廣泛應用在各種電路設計中。基于查找表技術、SRAM工藝的大規模PLD/FPGA，密度高且觸發器多，適用于復雜的時序邏輯，如數字信號處理和各種算法的設計。類器件使用SRAM單元存儲配置數據。配置數據
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配置 在線 FPGA 微處理器 基于
- 對FPGA設計進行編程并不困難,硬件設計者已經開始在高性能DSP的設計中采用FPGA技術，因為它可以提供比基于PC或者單片機的解決方法快上10-100倍的運算量。以前，對硬件設計不熟悉的軟件開發者們很難發揮出FPGA的優勢，而如今基于C語言的方法可以讓
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困難 編程 進行 設計 FPGA
- 摘要：速度與面積的互換一直是基于FPGA設計中的一個不變的主題，在此介紹了兩種YUV分離的FPGA的實現方式：基于面積的實現和基于速度的實現。前者僅用一片雙口RAM串行，實現了YUV分離數據的輸出；后者利用流水線的思想
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FPGA YUV 分離
- 要實現能夠將所有重要功能集成在單一器件的設計理由很簡單，因為這樣就能將材料成本、部件庫存及電路板面積減至最低。另外，相較于多芯片解決方案，單芯片方案的功耗也較低，同時也有助于提高對知識產權的保護。如果
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FPGA SOC 混合信號 單芯片
- 摘要：為了提高伺服電機的步進精度，簡化控制器結構，采用FPGA器件并運用Verilog HDL語言設計出的插補控制器，不僅采用數字積分法實現直線插補控制和圓弧插補控制，提高了插補速度和插補精度，而且運用多軸聯動技術，
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FPGA 數字 積分 插補控制器
- 0 引言在信號處理領域中，基于FPGA+DSP的結構設計已經是系統發展的一個重要方向。隨著該系統設計的廣泛應用，功能變得更加豐富，成本日趨低廉。而在某些小型化應用的場合中，對系統體積的要求越來越高，因此如何在硬
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FPGA DSP 嵌入式系統 配置方法
- 上網本已經失勢，但是Atom處理器的前途依然光明。根據最新消息，下一代Bay Trail平臺將采用真正的SoC片上系統設計理念，單芯片整合所有模塊，其中處理器核心代號Valleyview。
Bay Trail將首次為Atom家族帶來22nm制造工藝，并會把一直獨立在外的IOH芯片組納入處理器之中，整個平臺其實只要一顆芯片就搞定了，不過注意因為Intel沒有合適的PHY，所以其中不會整合Gb MAC，仍然需要獨立的PCI-E以太網芯片。
頻率方面，標準的四核心(八線程?)型號最高可達1.9G
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SoC Atom
- SPI(Serial Peripheral Interface，串行外圍設備接口)是一種高速、全雙工、同步的通信總線，在芯片的引腳上只占 ...
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FPGA SPI Flash 存儲器 復用編程
- 用FPGA實現Nios II嵌入式系統配置技術,現場可編程門陣列(FPGA，Field Programmable Gate Array)是一種高密度可編程邏輯器件，其邏輯功能是通過把設計生成的數據文件配置進芯片內部的靜態配置數據存儲器(SRAM )來實現的，具有可重復編程性，可以靈活實現各
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系統 配置 技術 嵌入式 II 實現 Nios FPGA
- 簡單改變FPGA計數器規格使作為DAC功能PWM計數器的紋波降低。 當需要一些模擬輸出和系統中有FPGA時，很可能選擇使用如圖1的PWM模塊和簡單低通濾波器。FPGA的輸出是固定頻率、計數器和數字比較器使占空比可變的典
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FPGA-PWM 技術改進 計數器 性能
- ARM、FPGA與可編程模擬電路設計的單芯片技術綜合應用,如果世上真的有典型或者通用的嵌入式系統應用，主流半導體公司的產品目錄一定會薄很多。現在設計人員不僅要從多種處理器架構中進行選擇(大多數嵌入式系統設計都以處理器內核為中心)，而且外設、通信端口和模擬功能組
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技術 綜合 應用 單芯片 電路設計 FPGA 可編程 模擬 ARM
- 設計與驗證復雜SoC中可綜合的模擬及射頻模型設計用于SoC集成的復雜模擬及射頻模塊是一項艱巨任務。本文介紹的采用基于性能指標規格來優化設計(如PLL或ADC等)的方法，可確保產生可制造性的魯棒性設計。通過這樣的設計
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SoC 模擬 射頻 模型
- 1. 引言目前，嵌入式語音識別系統的實現主要通過單片機MCU和數字信號處理器DSP來實現[1]。但是單片機運算速度慢，處理能力不高；雖然DSP處理速度很快，但是產品的成本很高，電源能量消耗也很大。因此，為了滿足嵌入式
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SoC 片上系統 語音識別 算法設計
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