2 方位脈沖壓縮系統的FPGA設計

　　2．1 輸入/輸出控制模塊

　　輸入數據控制模塊的主要作用是將數據送入FFT模塊，同時給出FFT模塊所需的控制信號，例如數據有效信號。數據流入數據控制模塊時要做好緩存工作，保證其與FFT控制信號同步進入FFT模塊。為了節省FPGA的資源，可以把相同功能的模塊，如FFT／IFFT，進行復用。若FFT與IFFT模塊復用，則應在輸入模塊中加入狀態機來進行控制。狀態1為無任何原始數據輸入并且無IFFT運算的數據輸入的狀態；狀態2為僅有原始數據輸入而無IFFF運算的數據輸入的狀態；狀態3為無原始數據輸入但是有進行IFFT運算的數據輸入的狀態。狀態機僅需要原始數據有效的使能信號與匹配相乘后數據有效的使能信號來進行控制即可。狀態1代表了整個系統處于等待數據輸入初始化的工作狀態。狀態2代表了原始數據進行FFT運算的工作狀態。狀態3代表了匹配相乘后數據進行IFFT的工作狀態。

　　在FFT模塊與IFFT模塊復用的結構中，輸出控制模塊的作用是當匹配相乘的數據到來時，將其送入輸入數據控制模塊，再由輸入數據控制模塊送入FFT模塊去完成IFFT運算；當計算出IFFT的結果時，輸出數據控制模塊直接將結果輸出。實現上述功能，只需使用狀態機即可，其工作原理與輸入數據控制模塊中的狀態機類似。

　　2．2 FFT／IFFT模塊

　　在FFF／IFFT模塊的設計上，為了提高設計的性能，增加設計的靈活性，采用Altera公司于2005年4月推出的版本號為2．1．3的FFT的IPcore進行FFT和IFFT運算。該IP core是一個高性能、高度參數化的，執行正向復數FFT與反向復數IFFT的FFT處理器。

　　2．3 匹配函數運算模塊

　　方位壓縮的匹配函數為匹配函數再經過FFT變換到頻域。在FPGA實現時要把模擬參量量化成離散的數字參量來進行處理。其中γm(RB)，RB以雷達到場景中心線的距離Rs為參考進行數字量化，即每一個距離單元的RB=Rs+n deltaR，則RB相對每一個距離單元為常數。慢時間tm以脈沖重復時間1／PRF進行數字量化，相對于每一個方位單元為常數。在設計時，由于γm(RB)對于同一個距離單元來說為常數，所以可以把不同距離單元的γm(RB)按一定順序存入一個ROM中，在處理不同的距離單元時讀取相對應的γm(RB)。αr(tm)實現時用漢明窗。對于exp()采用CORDIC算法生成sin，cos來進行實現。若一個距離單元nan有個采樣點，則向量由于PRF為常數，所以僅需設計一個產生向量[-nan／2：nan／2-1]2的模塊，即每個時鐘周期送出向量[-nan／2：nan／2-1]2中的一個數。匹配函數運算模塊的框圖，如圖2所示。

　　CORDIC模塊的實現是匹配函數運算模塊設計的重點。CORDIC(Coordinate Rotation Digital Com-puter算法即坐標旋轉數字計算方法。主要用于三角函數、雙曲線、指數、對數的計算。CORDIC模塊采用18級流水線結構來實現，如圖3所示。18級寄存器組中下一級寄存器中的輸入數據是上一級寄存器的輸出數據進行移位后相加或減組合得到的。進行加運算還是減運算完全由控制模塊控制。控制模塊的輸入就是整個CORDIC模塊的輸入，即要進行sin，cos計算的角度э1。控制模塊也采用流水線結構與18級寄存器組一一對應，達到對各級流水線的控制。18級流水線設計需要18個時鐘周期來獲取第一個計算結果，而只需要一個時鐘周期來獲取隨后的計算結果。流水線結構的特點非常適合應用于方位脈沖壓縮匹配函數運算的設計：首先，實時成像需要很高的數據吞吐量，這與流水線結構的優勢相符合；其次距離單元的數據是隨著時鐘依次進入運算模塊的，即一個時鐘周期讀人一個距離單元的數據，這與流水線結構的特點十分的吻合。采用流水線結構實現CORDIC算法，可以使匹配函數的數據在每個周期逐個輸出，僅做好同步工作，使匹配函數的數據與距離脈沖壓縮結果對應匹配相乘即可。

　　2．4 匹配相乘模塊

　　匹配相乘模塊主要完成的工作，是把距離脈沖壓縮的數據經FFT后的結果與匹配函數對應相乘，再把相乘的結果送出。匹配相乘模塊的核心是復數乘法器。復數乘法器是由4個普通乘法器和兩個加法器組成。假設完成(a+bi)×(c+di)的操作，先分別計算a×c，a×d，b×c，b×d這4個實數與實數的乘法運算，再把減法運算a×c-b×d結果作為復數乘法器輸出的實部，加法運算a×d+b×c的結果作為復數乘法器輸出的虛部。

　　對數據的同步也是設計的重點。因為距離脈沖壓縮經FFT后的數據與匹配函數的數據并不是同時進入匹配相乘模塊。距離脈沖壓縮經FFT后的數據較先進入，主要是因為匹配函數運算的CORDIC采用流水線結構，需要18個時鐘周期來獲取第一個計算結果而產生匹配函數數據的延遲。所以應該對匹配相乘模塊對距離脈沖壓縮經FFT后的數據進行緩沖。緩沖采用FIFO模塊來實現。FIFO可以采用自帶的IP core。

　　3 波形仿真與性能分析

　　驗證方法采用比對的方法，即單個目標點的仿真數據分別進行理論方位脈沖壓縮仿真和基于FPGA的方位脈沖壓縮仿真，并將得到的仿真結果進行比對。仿真數據中一個距離單元的點數為16 384點。驗證過程是首先在。Matlab軟件環境下對單個點目標的一個距離單元進行方位脈沖壓縮的仿真，即理論仿真，然后再在Modelsim環境下對該距離單元進行方位脈沖壓縮的FPGA仿真，并將得到的結果與Matlab下得到的理論結果進行比較。其比較的波形，如圖4所示。

　　選用Ahera公司芯片EP2S130F780C5進行測試。穩定工作時時鐘頻率可以達到150 MHz。

　　4 結束語

　　方位脈沖壓縮系統是這個R-D算法在FPGA實現的關鍵。文中給出的方案通過實驗驗證能夠達到設計的要求。實驗表明，隨著可編程器件規模、速度的不斷提高，采用FPGA實現高速數字信號處理的算法具有可行性和優越性。