基于CPRI協議的光纖通訊設計與實現
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2．3 PCB布板設計
PCB布板設計要特別注意信號完整性問題，尤其當系統設定速率為2457．6Mbps高速傳輸時。圖3所示為系統速率設定為2457．6Mbps，未注意信號完整性問題的PCB布板設計下，TXCLK時鐘信號眼圖，可以看到時鐘信號質量較差。而SCAN25100對TXCLK信號質量要求較高，如占空比要求為45％～55％范圍。經測試，在此設計下，當系統工作于614．4Mbps或1228．8Mbps時，系統能正常傳輸數據，但當系統速率轉換為2457．6Mbps，此時TXCLK／RXCLK雙邊沿對DDR(Double Data Rate)數據出現了錯誤采集，SCAN25100與光模塊之間的差分串行數據線傳輸也變得不穩定。因此系統對PCB布板設計要求較高。本文引用地址：http://cqxgywz.com/article/156425.htm
FPGA與SCAN25100之間的并行數據線要與相應的TXCLX／RXCLK時鐘線等長布線設計，同時根據國家半導體的推薦，布線應采用65歐姆阻抗匹配。SCAN25100與光模塊之間的高速差分串行數據線，應合理布局，使其盡可能得短，同時DOUT和RIN應布于不同層盡量分隔開布線，這樣盡可能地減少DOUT和RIN之間的串擾。PCB布板優化設計后，高速傳輸下TXCLK時鐘信號眼圖如圖4所示。可以看到“眼睛”張開，信號質量得到改善。
3 FPGA設計
FPGA內CPRI數據包括用戶I／Q數據、控制管理數據和同步數據。在發送端，通過CPRI固定的幀結構形式將這三部分數據進行復接與成幀處理，然后發送給SCAN25100完成物理層8B／10B編碼和并串轉換。在接收端，光模塊接收回的數據，經由SCAN25100物理層8B／10B解碼和串并轉換，FPGA將這三部分數據進行分接與解幀處理，并提取出時鐘信號。下面分別對FPGA對SCAN25100控制與狀態監控，數據接口發送與接收模塊進行相應介紹，采用Verilog語言設計相應模塊。
3. 1 配置與監控模塊
FPGA需要根據系統需求對SCAN25100進行相應的配置，如設置芯片管腳使用電平標準，傳輸速率SPMODE(1：0)等，以使其正常啟動工作。對SCAN25100的配置，可以使用兩種方式。通過對SCAN25100芯片的相應配置管腳直接進行電平拉高或拉低操作，這種方式較為簡單，但無法實現系統工作時動態改變配置值；FPGA將配置數據通過芯片的MDIO接口寫入芯片，這種方式需要FPGA同樣定義一個MDIO接口，配置過程稍顯復雜，優點在于輔助軟件的支持可以在系統工作時動態改變配置值。
為了系統調試工作的方便，通過FPGA對SCAN25100的狀態監控是非常有必要的，需要將芯片的幾個反映芯片工作狀態數據輸出給FPGA。
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