算法對資源的需求及FPGA型號的確定

分析Gbps算法鏈路中各算法的不同實現特點并對運算量以及使用的主要資源進行估計，可以確定所需要使用的FPGA。表1是資源需求估計與FPGA選擇的結果，表2是目標FPGA內部資源情況的總結。

表1Gbps無線通信基站系統算法鏈路對FPGA資源的需求

其中，發送端的LDPC編碼和接收端的LDPC譯碼，主要是邏輯運算，無需乘法器資源，因此采用Virtex-5中的LXT實現。同步、FFT/IFFT、調制/解調、空時譯碼等算法需要消耗大量的乘法器資源，采用集成大量DSP48E模塊的SXT系列實現。MAC處理及網絡接口采用FXT系列FPGA中的2個PowerPC440處理器以及內嵌的千兆以太網硬核實現。采用FPGA片內的PowerPC處理器，可以大大地降低外部電路設計的復雜度，降低物理層與MAC層間數據交換的復雜性，降低系統傳輸延遲，而且可以利用PowerPC處理器應用處理加速單元（APU）實現定制的指令，極大地提高MAC處理的效率。

表2基站中使用的Virtex-5FPGA資源及數量統計

基于Virtex-5FPGA設計的Gbps無線通信基站

圖2是設計完成的Gbps無線通信基站基帶處理系統硬件實現框圖。

圖2Gbps無線通信基站基帶處理系統硬件實現框圖

根據算法需求分析的結果，Gbps基站系統最終以9片LX155T、17片SX95T、1片FX100TFPGA為中心構建。其中用4片SX95T實現8天線的接收同步/解幀/解時隙，每片FPGA處理2天線；用4片SX95T完成全部8天線的OFDM接收的IFFT及信道估計；用8片SX95T完成4發8收的MIMO空時譯碼處理，用8片LX155T完成解調、解交織及LDPC譯碼；FX100T中的PowerPC440處理器完成MAC層收發數據處理；1片LX155T完成發送的LDPC編碼。所有FPGA均采用FF1136封裝，由于Virtex-5FPGA采用管腳兼容設計，SXT、LXT和FXT可以直接替換，降低了PCB設計的工作量，增加了系統應用的靈活性。

ADC使用TI公司的11bit的ADS62P15，DAC使用ADI公司AD9779A，ADC、DAC采樣時鐘及FPGA工作時鐘頻率為122.88MHz。

Gbps基站系統的互連設計如下：ADC與同步FPGA間采用差分LVDS連接；各組同步/解幀/解時隙與信道估計/IFFT的FPGA以及空時譯碼與LDPC譯碼FPGA之間直接采用48對差分LVDS連接；其余FPGA互連采用14端口SerialRapdIO交換機實現。Gbps基站系統的結構和接口整體采用高級電信計算架構（ATCA）和SerialRapidIO構建，模塊化的結構和基于交換的互連使得系統可以方便地增加基帶處理板卡的數量或擴展新的功能模塊。

LTE、IMT-Advanced等未來移動通信系統要支持大量的寬帶用戶和極高的空中接口速率，使用MIMO、OFDM、LDPC等復雜的通信信號處理算法，具有動態可重配置、計算資源動態調度能功能，對基站的計算處理和互連提出了極高的要求。以單平臺多系列的Virtex-5系列FPGA為核心設計的Gpbs無線通信基站，采用基于交換的互連和分組的數據傳輸機制，可以驗證各種未來無線通信所使用的算法與技術，實現Gbps的無線傳輸通信。