1 H．264編碼系統結構設計
根據H．264／AVC編碼器原理及結構，同時考慮到現有硬件資源的限制以及該設計的應用需求，設計了圖1所示的H．264／AVC編碼系統結構。

攝像頭攝入的視頻圖像首先經過視頻采集模塊處理，并將當前幀的圖像數據存入SRAM。然后，以宏塊MB(macroblock)為單元，從SRAM中讀取原始圖像，并根據MB所在圖像幀內的位置，讀取重建幀中的參考像素進行幀內預測，并將預測宏塊與當前宏塊像素做差即可得到預測殘差。接下來，對殘差圖像進行整數DCT變換或Had―amard變換，并對變換輸出進行量化。量化輸出的殘差圖像一方面通過反變換和反量化處理生成重建圖像供幀內預測作為參考，另一方面經過重排序、熵編碼處理得到最終的圖像壓縮碼流輸出。
根據H．264／AVC標準，將所設計的整個編碼系統從結構上劃分為圖像采集、幀內預測、變換量化、熵編碼等幾個主要部分。各個模塊之間通過流水線的方式進行處理，可以有效地提高硬件的執行效率。

2 基于Cyclone II FPGA的H．264編碼器的實現
系統采用SOPC的設計方式，主要由視頻采集模塊、NiosII處理器系統組成。采用Altera公司的DE2開發板為開發平臺，將視頻采集、NiosII處理器集成到一個SOPC系統中。其中NiosII處理器系統要承擔圖像采集控制、圖像的H．264壓縮編碼工作。為了保證實時性，在充分分析H．264軟件算法運行時間后，采用自定義模塊對H．264編碼器關鍵算法進行硬件加速。
2．1 視頻采集模塊
視頻采集是視頻圖像處理、傳輸的前提，采集到的數字視頻圖像好壞將直接影響到視頻處理的結果。圖2給出了圖像處理系統的視頻采集結構。

ADI公司的多制式視頻解碼芯片ADV7181B對采集的視頻圖像進行模數轉換。ADV7181B可以自動檢測諸如NTSC、PAL和SEC0M制式的基帶視頻信號，并將其轉換為基于4：2：2取樣的16／8位兼容的CCIR601／CCIR656格式的數字視頻信號；具有6路模擬視頻輸入端口，且采用單一的27 MHz晶振時鐘輸入；用戶可以通過兩線的I2C接口對ADV7181B的工作模式進行配置。
系統上電時，首先使用I2C模塊對ADV7181B的內部寄存器進行配置。由于攝像頭輸出的是PAL制式的模擬視頻信號，因此需要相應地將ADV7181B配置為PAL制式的模擬視頻信號輸入，并將其轉換為CCIR656格式的數字視頻信號。ADV7181B將轉換得到的實時數字視頻圖像的亮度信號、色度信號(TD_DAT)以及行、場同步信號(TD_HS／VS)同時輸入到FPGA芯片中，通過圖像采集模塊提取需要的數字圖像信息，并將其轉存至AlteraDE2開發板提供的具有512 KB存儲容量的SRAM中，用于緩存待處理圖像幀。
下面介紹圖像采集模塊的設計與實現方法。
根據上面對視頻采集部分硬件結構的分析，設計了圖3所示的視頻采集模塊結構框圖。可以看出，圖像采集模塊主要包含圖像提取、色度取樣率變換、Y／Cb／Cr圖像分量分離以及圖像緩存SRAM讀寫控制等單元。