要點：

　　中芯國際新款40納米ReferenceFlow5.1結合了最先進的CadenceCCOpt和GigaOpt工藝以及Tempus時序簽收解決方案

　　新款RTL-to-GDSII數字流程支持Cadence的分層低功耗流程和最新版本的通用功率格式(CPF)

　　Cadence設計系統公司與中芯國際集成電路制造有限公司(“中芯國際”)近日共同宣布中芯國際已采用Cadence數字工具流程，應用于其新款SMICReferenceFlow5.1，一款為低功耗設計的完整的RTL-GDSII數字流程。Cadence流程結合了先進功能，以幫助客戶為40納米芯片設計提高功率、性能和面積。

　　流程中使用的Cadence工具有：RTLCompiler、Encounter®DigitalImplementationSystem、EncounterConformal®LowPower、CadenceQRCExtraction、TempusTMTimingSignoffSolution、EncounterPowerSystem、PhysicalVerificationSystem和CadenceCMPPredictor。

　　SMIC新款ReferenceFlow5.1支持Cadence時鐘同步優化技術(CCOpt)，這是CadenceEncounter®數字實現系統的關鍵特征。其認證過程顯示：與傳統的時鐘樹綜合方案相比，CCOpt能夠在SMIC40納米流程上降低14%的功耗、節省11%的面積、提高4%的性能。

　　gCadence的層次化低功耗數字流程，結合了最新版本的流行功率格式CPF2.0。

　　gCadence的物理驗證系統(PVS)，包括中芯國際的首個使用CadencePVS的在線40納米DRC/LVS驗證規則文件，以及SMIC首個40納米的DummyFill規則文件。

　　gGigaOpt技術，進行了RTL-to-GDSII的核心優化。

　　“我們與Cadence緊密合作以確保我們雙方的客戶都能充滿信心地使用最新的Cadence數字工具，從而推進中芯國際40納米制程芯片的制造。”中芯國際設計服務中心資深副總裁湯天申表示：“該新參考流程為我們的客戶提供了先進的工藝，提高了諸如功率、性能和面積等關鍵指標。”

　　“中芯國際的ReferenceFlow5.1為我們的客戶提供了一個如何在最大限度提升芯片質量的同時，有效地從設計過渡到生產的清晰指南。”Cadence戰略總監兼數字和簽收集團高級副總裁徐季平博士表示：“由于芯片設計固有的復雜性仍在發展，Cadence將繼續與中芯國際加強合作，為客戶提供強大的自動化工具，助其取得商業成功。”