5.1 常規供電設計及輸出電壓的負過沖

常規供電架構的設計為3.3V通過LDO由12V轉換得來，因此整個電源系統的輸入電壓只有 12V。圖10顯示的即為采用常規供電架構設計的數字電源系統框圖(局部)。

圖9顯示的是關閉12V時的關機波形(CH1為輸出電壓，CH3為SRE_1B)，輸出端空載。可以觀察到，當關機動作發生后(對應于SRE_1B下降到0的時刻)，由于是空載，輸出電壓幾乎保持不變;經過大約2.8ms后，SRE_1B又上升，此時，輸出電壓快速下降到0V，并伴隨有負過沖。

圖 10：常規供電架構設計(局部)

5.2 輸出電壓的負過沖分析及結論

基于本文之前的分析，懷疑圖9中 SRE_1B下降到0之后的上升依然是因為UCD9224 進入reset模式而使SRE_1B變為高阻導致。基于此，展開測試與分析。

圖11測試了關機時12V(CH3)，SRE_1B(CH4)和SRE_2A(CH1)的波形。可以觀察到，SRE_1B再次變為高的時刻，SRE_2A依然保持為低。

圖12測試了關機時V33D(CH4，3.3V)，BPCAP(CH1，1.8V)和SRE_1B(CH3)的波形。可以觀察到SRE_1B再次變高的時刻，UCD9224的3.3V下降到了2.6V左右，芯片處于reset 模式。

綜合上述信息可知，常規供電架構設計中，空載關機時的輸出電壓負過沖依然是由于 SRE_1A和SRE_1B進入了高阻態導致。為消除該負過沖，同樣可以在SRE_1A和SRE_1B引腳添加下拉電阻來完成。

圖11：SRE_1B和SRE_2A引腳的波形 圖12：SRE_1B，3.3V和1.8V的波形

5.3 其它規避措施

在關機動作發生后，12V電壓逐漸下降，會首先觸發欠壓保護(欠壓保護點由軟件設置)，系統關機，DPWM和SRE被拉低，輸出關閉;隨著12V的繼續下降，觸發UCD7232的欠壓保護，FLT引腳變為高，并上報給UCD9224。圖13完整的顯示了上述過程。(圖13的CH4為3.3V電壓波形，CH3為SRE_1B引腳信號，CH1為FLT引腳信號)

由該波形可知，SRE_1B再次上升時，由于UCD7232還處于正常工作狀態(FLT還為低)，因此BUCK下管可以正常導通，造成輸出電壓的負過沖。如果將系統欠壓保護點設置的略低一些，或減緩3.3V的下降速度，以保證UCD9224進入reset模式時，UCD7232已經處于欠壓保護狀態，則輸出電壓的負過沖亦可以避免。

圖 13：SRE_1B 與 FLT

為減緩3.3V的下降速度，可使用Dropout電壓較小的LDO，如TPS79333(VDROPOUT=0.18V)。由圖11和圖12對比可知，當前方案下使用的LDO具有較大的Dropout 電壓(6.9V-2.6V=4.3V)。如使用TPS79333，當UCD7232觸發4.1V欠壓保護停止工作時，UCD9224仍能得到穩定的3.3V供電，也就避免了進入reset模式。

6. 結論

在只關閉3.3V的應用場景中，輸出端無論是否帶載，輸出電壓都會出現負過沖;而在采用常規供電設計的系統中，關閉12V時，如果輸出端空載，同樣會出現負過沖問題。輸出電壓負過沖的根因是UCD9224在處于reset模式后，SRE_1A和SRE_1B引腳變為高阻態，其電壓有反彈并下降緩慢導致。解決措施是在SRE_1A和SRE_1B引腳各增加一顆下拉電阻。實測發現，該解決措施簡單有效。

7. 參考文獻

1. UCD9224 datasheet, Texas Instruments Inc.

2. UCD7232 datasheet, Texas Instruments Inc.

3. Using the UCD92xx Digital Point-of-Load Controller Design Guide, Texas Instruments Inc