CMOS工藝多功能數字芯片的輸出緩沖電路設計
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1．2 缺點
上述設計規則僅僅是從速度優化方面考慮。在驅動很大的負載電容時，為了減小延遲時間，緩沖器中反相器的級數就越多，這將使總面積很大，而且也將增大緩沖器的功耗。在實際設計中應在滿足設計速度的前提下，盡量減少反相器鏈的級數，適當增大比例因子S，這樣可以使總面積和總功耗減少。
很多情況下往往對最終輸出級的上升、下降時間有一定的要求。在這種情況下應根據給定的上升、下降時間要求和實際負載電容，設計出最終輸出級反相器的尺寸，再綜合考慮速度，面積和功耗等因素設計緩沖器的前幾級電路。
2 不同的輸出緩沖器設計方案的比較
在一款多功能數字芯片的設計時考慮到芯片的驅動能力和所采用的0．6μm的CMOS工藝，最終級反向器的尺寸為：PMOS管為W=540 μm，L=0．6 μm，NMOS管為W=216μm，L=0．6μm。第一級為芯片內部電路尺寸，PMOS管為W=20μm，L=0．6μm，NMOS管為W=8μm，L=0．6μm。由以上分析可以知道，當輸出反向器鏈采用不同的級數時，芯片的上升時間、下降時間和延遲時間是不同的，而且采用不同的級數時芯片所占用的面積也是不同的，下邊我們通過三種不同的反相器鏈設計方式來對比，從中選出最合適的輸出緩沖器鏈的設計方式。則輸出緩沖器器鏈的設計為：
1)把輸出緩沖器設計為第一種三級反相器鏈，如圖2所示。本文引用地址：http://cqxgywz.com/article/176990.htm
M5 pmos 1=0．6μm w=180μm M6 nmos 1=0．6μm w=72 μm
M3 pmos 1=0．6 μm w=60 μm M4 nmos 1=0．6μm w=24μm
M1 pmos 1=0．6μm w=20μm M2 nmos 1=0．6μm w=8 μm
通過HSPICE仿真軟件，在0．6μm CSMC 2P2M CMOS工藝庫下的仿真結果(負載為100 pF電容，1 kΩ電阻)如圖3(a)(b)(c)(d)所示。主要考慮仿真結果中的輸出反向器鏈的上升時間tr、下降時間tf、上升延遲和下降延遲td。
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