基于FPGA的視頻信號發生器設計
加入技術交流群
其中圖像的采集是從行同步上升沿開始后，按像素時鐘采集的。
本文根據數字視頻產生所需的各要素進行信號發生器的設計。主要通過FPGA產生行同步信號、幀同步信號、像素時鐘；通過單片機+串口通信模塊實現目標參數的更改，并把更改后的參數傳遞給FPGA，供FPGA產生相應運動的視頻信號；通過視頻制式轉換模塊把FPGA生成的視頻數據及視頻控制信號轉換成LVDS和CamerLink制式的數字視頻信號。
2 FPGA控制模塊
FPGA具有高集成度、高可靠性以及開發工具智能化等特點，目前逐步成為復雜數字電路設計的理想首選。此外FPGA可以通過編程實現硬件的邏輯功能，大大減少了硬件設計的復雜程度。因此本文以FPGA為核心器件產生視頻信號，這里選用ALTERA公司的SycloncII系列的EP2C8 F25618N，采用VHDL語言編程生成與數字視頻有關的各個信號，與單片機通信接收視頻修改參數的模塊及得到SDRAM內部圖像的模塊。其結構框圖如圖3所示。本文引用地址：http://cqxgywz.com/article/194997.htm
信號發生器上電后，FPGA通過與單片機通信的模塊得到初始視頻各項參數，根據參數進行目標大小、目標灰度、目標運動速度、背景灰度的設置，然后根據各項設置產生視頻數據，FPGA幀同步模塊、行同步模塊、像素時鐘模塊分別產生幀同步、行同步、像素時鐘，圖像數據按以上控制信號從FPGA中發送出去。
在本文中FPGA各功能模塊根據基準時鐘生成幀同步、行同步、像素時鐘。這里以50M時鐘為基準時鐘信號，根據圖像處理平臺對輸入信號的要求，設計的幀同步高電平占33ms，低電平占1．2ms，行同步高電平占35 μm，低電平占8．4μm。這里把50M基準時鐘輸入像素時鐘模塊經過鎖相后依然以50M的時鐘頻率輸出，作為像素時鐘。由于一行較多，可在程序中進行限位，控制每行像素數。像素的產生主要有兩種方式，一種是通過與單片機通信得到目標像素灰度及背景像素灰度，根據這兩種灰度產生像素數據。另一種方式是通過從連接在FPGA上的SDRAM內讀出圖像作為背景，從與單片機通信得到目標灰度，共同形成像素數據。
2．1 單片機控制模塊及通信模塊
在本設計中單片機作為通信管理芯片。它主要實現與計算機的通信，更改信號發生器所產生信號的各個參數，把各個參數經過整合送給FPGA，以便FPGA根據參數控制目標的運動速度、目標大小、目標灰度及背景灰度。為了保證信號發生器能夠方便地和計算連接，實現人機交互，實時更改產生的視頻信號，并且從通信穩定可靠出發，這里采用RS232通信接口。但是因為計算機每次發的數據較多，這里沒有直接應用電平轉換芯片把計算機和單片機的串口連在一起，而是通過一片16C650把電平轉換芯片和單片機連在一起，這樣的好處在于16C650內部具有32字節的FIFO，可起到數據緩存的作用，使單片機能夠穩定可靠地接收數據。
2．2 視頻制式轉換模塊
因為FPGA產生的視頻信號為TTL電平，而目前數字視頻信號以LVDS制式和CamerLink制式為主，因此需要進行電平轉換。這里主要采用把FPGA產生的TTL電平的數字視頻信號接入SN75LVDS387得到LVDS制式的視頻信號，同時可把該TTL數字信號接入DS90CR285得到CamerLink制式信號。
評論