1. 賽靈思于2013年12月10日發布什么消息?
　　賽靈思今天宣布推出20nm All Programmable UltraScale™產品系列，并配套提供產品技術文檔和Vivado^®設計套件支持。繼2013年11月首款20nm芯片發貨后，賽靈思繼續積極推動UltraScale器件系列發貨進程。該器件系列采用業界唯一的ASIC級可編程架構以及Vivado ASIC增強型設計套件和UltraFast™設計方法，提供了可媲美ASIC級的性能優勢。

　　此外，賽靈思還宣布了一項新紀錄，作為UltraScale產品系列之一，賽靈思此次推出的Virtex^® VU440^® UltraScale™器件，將業界最大容量器件的容量翻番，達到440萬個邏輯單元。Virtex VU440 UltraScale器件的推出， 讓賽靈思在器件密度方面的優勢從28nm的2倍提升到20nm的4倍，容量超過了所有其他任何可編程器件。

　　2. 賽靈思實現的系統級性能和集成度提升1.5倍到2倍，領先整整一代。這具體是什么含義?
　　分析賽靈思采用20nm工藝推出的UltraScale器件的特性和功能，我們看到競爭對手需要發展到14nm工藝節點才能與賽靈思目前的水準持平。主要對比如下：

　　3. ASIC級UltraScale架構能為賽靈思FPGA、3D IC和SoC帶來哪些優勢?
　　該架構在布線、類似ASIC時鐘分布、邏輯架構以及針對關鍵路徑優化的重要模塊級創新等方面具有明顯的優勢。這些增強功能可以滿足客戶在海量數據流、I/O帶寬以及實時數據包、 DSP和圖像處理等方面更高性能設計的要求。UltraScale架構創新技術與Vivado設計套件結合使用，可在不降低性能的前提下實現90%以上的器件利用率。

　　首批Kintex^®和Virtex^® UltraScale器件的推出將進一步擴展賽靈思的All Programmable產品系列。

　　4. UltraScale架構如何應對海量數據流挑戰?
　　新一代布線方案 - UltraScale新一代互連架構與Vivado設計套件進行了協同優化，在可編程邏輯布線方面取得了真正的突破。賽靈思將精力重點放在了解和滿足新一代應用對于海量數據流、多Gb智能包處理、多Tb吞吐量以及低時延方面的要求。通過分析得出的結論，就是在這些數據速率下，互連問題已成為影響系統性能的頭號瓶頸。UltraScale布線架構可大幅降低高性能高吞吐量設計的布線擁塞問題。結論顯而易見：只要設計合適，布局布線就沒有問題。

　　類似ASIC時鐘功能 - UltraScale架構通過解決時鐘偏移、大量總線布局以及系統功耗管理等基礎問題，實現極高的新一代系統速率，有效應對海量數據流挑戰。憑借UltraScale類似ASIC的多區域時鐘功能，設計人員可以將系統級時鐘放置在最佳位置(幾乎可以是芯片上的任何位置)，使系統級時鐘偏移大幅降低達50%。較低的時鐘偏移可提高整體系統時序容限，支持更高系統頻率。

　　邏輯基礎設施增強 - UltraScale架構提供增強型可配置邏輯塊(CLB)，能最有效地利用可用資源，從而減少整體互聯或線長。現有CLB結構的所有區域都經過分析，探索如何更有效地利用組件。增強功能均支持Vivado軟件工具在CLB上放置更多通常不相干的組件，從而打造出一款運行性能高、功耗盡可能低、具有高整體器件利用率的緊湊設計方案。