LPC2103之PLL寄存器

/*****************************************************************
// PLL操作相關的寄存器
*****************************************************************/

/* Phase Locked Loop (PLL) */
/* PLL控制寄存器*/
#define PLLCON(*((volatile unsigned char *) 0xE01FC080))//PLL控制寄存器
#define PLLCFG(*((volatile unsigned char *) 0xE01FC084))//PLL配置寄存器
#define PLLSTAT(*((volatile unsigned short*) 0xE01FC088))//PLL狀態寄存器
#define PLLFEED(*((volatile unsigned char *) 0xE01FC08C))
//PLL feed寄存器，用于鎖存PLLCON和PLLCFG


PLL Control register (PLLCON - 0xE01F C080)

寄存器位	信號名	功能	復位值
0	PLLE	PLL使能位，為1時使能PLL功能	0
1	PLLC	PLL連接位，為1時將PLL輸出時鐘連接作為處理器時鐘	0
7:2		保留位	NA

PLL Configuration register (PLLCFG - 0xE01F C084)

寄存器位	信號名	功能	復位值
4:0	MSEL	PLL倍頻系數	0
6:5	PSEL	PLL分頻系數	0
7		保留位	NA

PLL Status register (PLLSTAT - 0xE01F C088)

寄存器位	信號名	功能	復位值
4:0	MSEL	回讀PLL當前倍頻系數	0
6:5	PSEL	回讀PLL當前分頻系數	0
7		保留位	NA
8	PLLE	回讀PLL使能位	0
9	PLLC	回讀PLL連接位	0
10	PLOCK	反映PLL鎖存狀態，為0時PLL未鎖存，為1時PLL鎖存在要求頻率	0
15:11		保留位	NA

PLL modes

PLLC	PLLE	功能
0	0	PLL關閉并且未連接
0	1	PLL激活，但未連接。可以在PLOCK置位后被連接
1	0	同00組合
1	1	PLL使能且被連接作為控制器時鐘

PLL Feed register (PLLFEED - 0xE01F C08C)

要使PLLCON和PLLCFG寄存器的當前設置有效，必須先后向PLLFEED寄存器寫入0xAA,0x55（此操作作為PLLCON和PLLCFG設置信息的鎖存信號，在此鎖存信號到來前PLL當前的設置不一定是PLLCON和PLLCFG寄存器的設置）。


PLL and Power-down mode

Power-down模式自動關閉并斷開PLL連接，Wake-up后不會自動恢復PLL設置，必須軟件重新設置。


PLL frequency calculation

FOSC來自外部晶振的時鐘頻率
FCCOPLL當前控制的晶振頻率
CCLKPLL輸出頻率（也是處理器的時鐘頻率）
M PLL在PLLCFG寄存器中設置的MSEL倍頻系數值
P PLL在PLLCFG寄存器中設置的PSEL分頻系數值

CCLK = M×FOSC或者CCLK = FCCO/ (2×P)
FCCO= CCLK×2×P或者FCCO= FOSC×M×2×P

FOSC的頻率范圍是10 MHz到25 MHz
CCLK的頻率范圍是10 MHz到Fmax
FCCO的頻率范圍是156 MHz到320 MHz

PSEL	P
00	1
01	2
10	4
11	8

MSEL	M
00000	1
00001	2
00010	3
……	……
11110	31
11111	32

APB divider

APB分頻器決定了處理器時鐘（CCLK）和外設器件時鐘（PCLK）之間的關系。APB分頻器有兩個作用。
首先，提供APB總線需要的外設PCLK，以使得它們能夠在ARM處理器選擇的速度工作。為了達到這個目的，APB總線也許放慢到處理器時鐘的一半或者四分之一。
其次，當應用中處理器不需要外設工作時，APB分頻器允許進行省電模式。

APBDIV寄存器，R/W，復位值為0x00，地址為0xE01FC100。

寄存器位	信號名	取值	功能	復位值
1:0	APDIV	00	APB總線時鐘為處理器時鐘的1/4	00
		01	APB總線時鐘和處理器時鐘相同
		10	APB總線時鐘為處理器時鐘的1/2
		11	保留
7:2			保留