汽車制造商們堅持不懈地改進車內舒適性、安全性、便利性、工作效能和娛樂性，反過來，這些努力又推動了各種車內數字技術的應用。然而，汽車業較長的開發周期卻很難跟上最新技術的發展，尤其是一直處于不斷變化中的車內聯網規范，以及那些來自消費市場的快速興起和消失的技術，從而造成了較高的工程設計成本和大量過時。向這些組合因素中增加低成本目標、擴展溫度范圍、高可靠性與質量目標和有限的物理板空間，以及汽車設計中存在的挑戰，最多使人進一步感到沮喪。可編程邏輯器件 (PLD)，如現場可編程門陣列 (FPGA) 和復雜 PLD (CPLD)，已經登場亮相，且被證明是一種靈活、成本有效和可行的技術解決方案，并可提供比目前采用的傳統硬件解決方案更好的上市時間。

汽車設計的商業方面正變得越來越重要。在一項基于 391 種不同尺寸設計的哈佛大學研究中人們發現，平均 ASIC SOC 設計需要十四到二十四人月，而平均 FPGA 設計則需要六到十二人月。這是在開發時間方面存在的 55% 的平均差距，這表示可以通過 FPGA 設計加快時間關鍵設計的上市速度，同時還可降低設計成本和開銷。另一項通常不被計入開發成本公式的主要因子是 NRE（非重發性設計成本）和掩膜費用。在 90 納米工藝技術節點上，一套 ASIC SOC 掩膜組的平均成本在 100 萬美元到 150 萬美元之間，而這些成本隨每次工藝尺寸的縮小而加倍。同時，由于采用這些更小技術進行設計的復雜度提高，因缺陷或版圖問題而必須對 ASIC SOC 設計進行芯片改版的機會亦提高至接近 40%。* 設計工程師必須把這兩個問題結合在一起看作一種潛在風險和附加成本。這可能是為什么 2000 年至 2003 年間全球 ASIC 設計啟動減少約 50% 并繼續逐年下降的關鍵原因之一。

可編程邏輯器件 (PLD) 如 FPGA 和 CPLD 等提供了最大的硬件靈活性。由于這些器件具有可重編程的本性，開發者得以享受從原型一直到生產階段隨時更新設計的便利。由于 PLD 設計通過軟件位流來進行編程，因而使快速設計修改變得容易而直接，且不存在 NRE 或掩膜成本。

由于 PLD 在邏輯密度和封裝遷移方面均具有可伸縮性，因此它們允許設計者進行全面的修改而仍保持正確的引腳和邏輯密度。這可實現出色的單位邏輯價格成本點和針對每個設計專門定制的引腳數量。PLD 設計由硬件描述語言 (HDL) 組成，以實現面向嵌入式處理器的邏輯和 C 源文件。這些設計源文件可用于實現和重配置任何 PLD，任意次數。設計者還可利用已有設計或設計的特定部分在新項目中重用。這種可伸縮性和代碼的重用性避免了產品過時淘汰并可降低成本，因為開發者可以快速和輕易地升級其設計，使之面向最新的低成本器件。我們發現在汽車設計領域有一個普遍的誤解，就是以為 FPGA 對于生產而言太貴了。五年以前，一百萬系統門售價在 45 美元左右。今天，同樣的一百萬系統門器件售價不足 10 美元，而更小的 10 萬系統門設計售價不足 3 美元，從而允許將多個組件大規模集成到單個器件內。現在已完全能夠將 FPGA 納入全面生產并達到汽車市場所要求的系統成本目標。

PLD 的可編程本性還提供了另一水平的優勢——車內可編程性和重編程性。設備車內可編程性支持在產品部署后也可對其算法和功能進行升級。由于目前的遠程信息處理和視頻圖像識別系統還處在研究與開發的早期階段，因此現場可升級的能力將會是一種至關重要的資產。隨著技術——如圖像處理算法——隨時間而改進，硬件升級將可在大約幾分鐘內完成，而無須重新設計 ASSP 或設計一款新的電路板。

例如，在儀表組和中心堆疊顯示設計中，LVDS（低壓差分信號）收發器已為汽車設計者提供了實現平板顯示器 (FPD) 應用所需的低噪聲、高速信號接口。最近，RSDS（低擺幅差分信號）信號接口已被各家顯示器制造商采用。這種新的信號傳輸技術比 LVDS 具有許多優點，包括較低動態功耗、進一步降低的輻射 EMI、減小的總線寬度、高噪聲抑制和高吞吐率。再一次，PLD 的動態本性為開發者帶來優選優勢。PLD 支持眾多 I/O 信號標準，為開發者提供在其設計中整合新興技術如 RSDS 等的選擇。通過快速適應變化的標準和采用最新及最大的技術，公司可為自己創造上市時間優勢，確保對任何競爭對手保持優勝。

在汽車設計的可靠性方面，有許多因素需要考慮。雖然 ISO-TS16949 認證早已為市場所知，設計者仍需更深入一步了解。許多公司通過第三方分包商進行生產。設計者必須確保供應商本身是經過認證的。否則，該提供商的設計和操作流程即未達到工業標準。在汽車遠程信息處理應用中，AEC-Q100 汽車 IC 應力測試鑒定與 PPAP 文檔化也是必須遵循的。

回到技術方面，使用 PLD 還將提高可靠性。雖然 LVDS 發射器與接收器配對在市場上早有供貨，但采用 PLD 可讓開發者將收發器集成在單個器件內。PLD 不僅提供了各種集成信號傳輸功能，而且還集成了源和終端電阻。通過消除大量分立元件，設計者可以減少元件數量，從而簡化 PCB，實現可靠得多的信號傳輸結構。最終結果將是一個更為成本有效和可靠的系統。

PLD 不僅可集成信號傳輸能力，而且還提供了將整個系統包含在單個可編程器件上的能力，這也包括處理器。通過將整個設計放在單個芯片上，設計者可以減少電路板上的元件數量及相關連接，從而構成一個可伸縮、便攜和可靠的系統。例如，色溫是車載顯示器開發者需要面對的許多圖像增強問題之一。世界上的不同區域對色溫優選參數的要求不同。通過使用 PLD 創建一種可伸縮的色溫調節解決方案，該解決方案可在許多地理區域內使用，支持多種顯示器類型，只需針對地理上優選的色溫設置進行微小的調節。平臺可伸縮性和設計可靠性絲毫未減，同時還可以節省成本。

大多數 PLD 具有內置時鐘調理功能，以便進行占空比校正，和時鐘管理器，以允許進行時鐘控制。時鐘管理器被安置在內部專門的低畸變線上，以實現精確的全局性時鐘信號。這種時鐘提供了高速時鐘設計的完整解決方案，例如圖像處理所需要的那些設計。抗畸變的內部和外部時鐘消除了時鐘分布延遲并提供了高分辨率相移。這些時鐘還具有靈活的頻率綜合功能，可生成輸入時鐘頻率分數或整數倍的時鐘頻率。可靠的時鐘管理系統對時序和控制電路來滿足不斷增長的顯示需求非常有用。

圖像縮放需求同樣可以采用 PLD 來解決。以實時圖像尺寸調整為例。線路緩沖器和系數組可通過塊 RAM 來實現。其他所有東西，包括垂直和水平乘法器、加法樹、定序器與控制等，可使用 PLD 內的基本邏輯結構來實現。同時垂直和水平乘法器之間無需進行中間緩沖，因而不存在幀延遲。

目前許多汽車遠程信息處理應用需要高性能視頻和圖像處理能力。PLD 擁有大量特性，使得它們特別適合處理各種應用，如導航系統和后座娛樂/視頻等，純粹從架構角度來看，采用 PLD 將提供各種性能優勢。例如，FPGA 中的分布式 RAM 用于存儲 DSP 系數和 FIR 濾波器，可提供高存儲器帶寬。雙端口塊 RAM 針對數據緩沖和存儲進行了優化，并可用于 FFT 等應用。使用由嵌入式乘法器和累加器構建的 MAC，PLD 還可每秒執行幾十億次 MAC 運算。PLD 中的大量乘法器還可用于創建并行乘法器陣列，支持復雜的高性能 DSP 任務，而傳統的 DSP 只能限于執行串行處理。嵌入式 SRL16 由寄存器和 LUT 構成，支持多通道數據路徑的高效實現。通過支持構建高效的時分復用 (TDM) 硬件結構，它們還可極大地提高 FPGA 計算強度。