SmartDV與Mirabilis Design日前宣布達成戰略合作，推出SmartDV硅知識產權（IP）的系統級模型，助力系統級芯片（SoC）架構師和系統設計師在寄存器傳輸級（Register Transfer Level，RTL）開發啟動前，就進行精準、高質量的架構探索與規格優化工作。

本次合作將SmartDV經量產驗證的IP，與Mirabilis Design的VisualSim^?系統級建模平臺相結合，為客戶提供可反映實際實現行為的經全面驗證的架構模型。雙方將攜手解決行業核心需求：針對日益復雜的SoC和多芯片系統實現更早、更快且更可靠的架構性決策。

實現更快速、更精準的早期架構探索

通過本次合作，SmartDV的IP可以以系統級模型的形式提供，其功耗和性能均參照SmartDV的RTL設計標準進行了校驗。

與傳統的純RTL評估不同，系統級建模支持工程師針對IP配置參數、SoC拓撲結構、流量模式及資源分配開展快速試驗，通過讓工程師洞悉各類架構選擇的內在要素，從而以數量級的效率提升來加速設計。

“本次合作使我們的客戶能夠將架構驗證工作前移至設計流程的最初階段，”SmartDV首席執行官兼董事總經理Deepak Kumar Tala說道?！暗靡嬗诓捎梦覀兊牧慨a級RTL設計來進行模型的驗證，設計師現在可使用這些模型來評估真實的系統級行為，進而做出更優決策，打造更高質量的設計?！?/p>

“因為系統復雜度持續攀升，就需要在比以往任何時候都更早的階段開展架構決策的驗證工作，”Mirabilis Design創始人Deepak Shankar說道?！巴ㄟ^與SmartDV合作，我們正在助力客戶在設計實現啟動前，就能精準且自信地去探索、優化并驗證基于IP的架構?！?/p>

在RTL開發前就完成SmartDV IP的配置優化

本次合作的一個核心優勢在于，客戶可在RTL集成啟動的很早之前，就在架構層面完成SmartDV IP的配置優化。架構師能夠評估不同配置選擇對系統性能、功耗效率及可擴展性的不同影響，并在決定進入實施前最終鎖定經過驗證的規格。

這一早期優化舉措提升了設計的可預測性，降低了后續開發風險，并可確保SmartDV的IP能以最高性能去適配目標應用和系統約束并進行部署。

首款產品：SmartDV CXL系統級模型

本次合作的首款落地產品是SmartDV CXL IP的系統級模型。

通過使用該模型，架構師可將SmartDV的CXL IP集成至完整的SoC或多芯片架構中，并開展以下維度的評估：

●   CXL拓撲結構和主端與設備（host–device）間的連接

●   帶寬利用率與延遲表現

●   內存擴展與一致性數據流

●   與中央處理器（CPU）、圖形處理器（GPU）、神經網絡處理器（NPU）、加速器及內存子系統的交互

該CXL模型支持各類架構性試驗，例如調優緩存策略、仲裁機制、地址映射及流量分配，以最大幅度提升整體系統效率。

SmartDV與Mirabilis Design均致力于為早期架構探索打造可擴展的、面向未來的解決方案。首批發布的模型聚焦CXL協議，后續將逐步擴展到更多的SmartDV IP模塊，實現跨協議、跨應用的覆蓋范圍。

SmartDV的系統級IP模型現已可作為VisualSim?平臺的組成部分并即刻可用，同時可集成至客戶定制化的SoC架構及開發流程中。