一種基于FPGA的復數浮點協方差矩陣實現
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2．2 并行處理方案仿真結果
并行方案運算原理與串行方案的一樣，只是在時鐘控制上有所區別，因為采用了11個浮點復數乘累加器，進行一次矩陣運算，只需要11個時鐘周期，如圖7，圖8所示。在仿真時，設置在寫使能信號有效(wr=‘O’)的同時，有3個寫時鐘信號(wr_clk)的上升沿到來，即分別向22個FIF0中存入3個數據，則輸出有3個矩陣。從圖7中還可以清楚地看出，運算結果是矩陣的11行數據并行輸出，輸出結果是一個對稱矩陣。
3 結語
在分析了目前應用于空間譜估計的協方差矩陣運算在硬件實現上的不足，如定點計算的數據動態范圍小，運算精度不高，且只適用于特定陣列模型和的陣元數，不具備通用性。在此基礎上提出了基于浮點運算的通用型協方差矩陣的實現方案。仿真結果表明，本文所提出的實現方案采用的是復數乘法運算，最終結果得到的是復共軛對稱矩陣，適合利用任意的陣列模型和陣元數得到與之相對應的協方差矩陣。這就拓展了協方差矩陣運算的應用范圍，且整個運算過程采用的是浮點運算，提高了整個運算的精度。
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