SoC芯片的規模一般遠大于普通的ASIC，同時深亞微米工藝帶來的設計困難等使得SoC設計的復雜度大大提高。仿真與驗證是SoC設計流程中最復雜、最耗時的環節，約占整個芯片開發周期的50％～80％，采用先進的設計與仿真驗證方法成為SoC設計成功的關鍵。一個簡單可行的SoC驗證平臺，可以加快SoC系統的開發與驗證過程。FPGA器件的主要開發供應商都針對自己的產品推出了SoC系統的開發驗證平臺，如基于Nios II微處理器的SOPC系統與基于MicroBlaze微處理器的SOPC系統等。它們功能強大，而且配有相應的開發環境與系統集成的IP核。但每個器件廠商的SOPC系統只適用于自己開發的器件，同時需要支付相應的使用費用且沒有源代碼，所以在學習以及普通設計開發驗證中使用起來會有諸多的不便。

　　本文采用OpenCores組織所發布的32位微處理器AEMB作為SoC系統的控制中心，通過Wishbone總線互聯規范將OpenCores組織發布維護的相關IP核集成在目標SoC系統上，構成了最終的SoC驗證平臺。

　　1 AEMB及Wishbone總線介紹

　　AEMB是一款高效的開源微處理器軟核，在指令上與Xilinx公司針對其器件開發的Microblaze微處理器兼容，而且在結構上還有所增強。它主要有以下特點：

　　①軟核設計得非常小，相對于其他的一些微處理器軟核，在物理實現上占用較少的硬件邏輯資源；

　　②支持硬件上的多線程，可以有效地執行操作系統相關的代碼；

　　③AEMB是在LGPL3下開發的，所以它完全可以作為一個部分嵌入到一個大的設計中，同時非常適合一些科研院所以及高?；蛘邆€人用來學習；

　?、苤С諻ishbone總線規范，可以非常容易地集成其他的一些支持Wishbone總線規范的開源IP核；

　　⑤完全通過一些參數來定義系統的可配置功能，如系統的地址空間和一些其他可選的功能單元；

　　⑥在指令上99％與EDK6.2兼容，可以方便地使用已經非常成熟的開發工具鏈。

　　Wishbone總線規范是一種片上系統IP核互連體系結構。它定義了一種IP核之間公共的邏輯接口，減輕了系統組件集成的難度，提高了系統組件的可重用性、可靠性和可移植性，加快了產品市場化的速度。Wishbone總線規范可用于軟核、固核和硬核，對開發工具和目標硬件沒有特殊要求，并且幾乎兼容目前存在的所有綜合工具，可以用多種硬件描述語言來實現。Wishbone總線提供了4種不同的IP核互連方式：

　　◆點到點(point-to-point)，用于兩IP核直接互連；

　　◆數據流(data flow)，用于多個串行IP核之間的數據并發傳輸；

　　◆共享總線(shared bus)，多個IP核共享一條總線；

　　◆交叉開關(crossbar switch)，同時連接多個主從部件，可提高系統吞吐量。