對基于FPGA的作戰系統時統的研究與設計 作者： 時間：2009-12-23 來源：網絡 加入技術交流群 掃碼加入和技術大咖面對面交流海量資料庫查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 其中CLK(時鐘)、RST(復位)、A(外部授時信號)、B(自產生信號)為輸入信號。Y為輸出信號，即中斷信號。仿真結果如圖4所示。 4 時間精度 外部授時信號大多為1秒周期的秒脈沖信號，這時系統獲得的時間只能精確到秒。在需要獲得精確度更高的時間信息時，可利用FPGA中的計數器等來實現設計。見下面所示： 上一頁 1 2 3 4 下一頁
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