如表2所示，Altera SoC支持處理器和FPGA的復位電路單獨工作。由系統設計人員決定是否在CPU復位時重新配置FPGA。而其他SoC FPGA則在處理器復位時必須重新配置。

表2.SoC FPGA中的CPU復位

靈活性是很多設計人員選擇使用FPGA的主要原因之一。可全面編程的SoC將設計靈活性擴展到了系統級。選擇SoC FPGA時要考慮的三種體系結構：處理器啟動和FPGA配置優先級可選、片內FPGA接口、封裝引腳兼容。

處理器啟動和FPGA配置的多種選擇——對靈活性的需求首先從啟動開始。SoC FPGA中有三種:“CPU最先啟動”方式;或者先配置FPGA，再通過FPGA邏輯啟動CPU方式;以及完全獨立的處理器啟動和FPGA配置機制的方式。目前，Altera SoC FPGA是唯一設計支持所有這三種選擇的ARM Cortex-A9處理器SoC FPGA。

靈活性也擴展到片內FPGA接口上。有時候應用程序需要特性豐富的標準接口;有時候則要求簡單或者可定制接口。對于需要高級功能的應用，SoC FPGA使用了ARM的AXI接口來連接處理器、硬核外設和FPGA邏輯。AXI標準使用成熟的業界標準，提供高速寬帶接口。但是，對于不需要AXI所有特性的IP內核應該怎樣呢?可擴展特性更重要，又會怎樣呢?需求的一個極端可能是用戶定制的1000線接口;而另一個極端則只需要一條線來點亮LED或者讀取一個開關。

為滿足這種變化的需求，除了AXI接口，Altera SoC FPGA還支持Avalon存儲器映射(Avalon-MM)接口，以及Avalon流(Avalon-ST)接口。這些可擴展的Altera接口標準非常適合要求較低或者其他的特殊功能需求。這樣，IP設計人員可以為每一功能選擇最優接口。這也支持現有Altera FPGA客戶繼續使用現有的IP，不一定要移植到AXI。

封裝引腳兼容布局進一步提高了設計、開發和實施階段的靈活性。開發人員很容易在具有不同邏輯密度的器件之間移植設計，這些Altera SoC器件有相同的封裝引腳布局。此外，開發人員可以在封裝引腳兼容布局范圍內，在具有收發器和不具有收發器的器件之間進行移植。為進一步降低成本，提供無收發器版本，它支持雙核或者單核處理器。這些選擇使得一個印刷電路板平臺滿足了不同的成本和特性應用。

3. 系統成本

目前發售的每一系統幾乎都面臨越來越高的成本壓力。而SoC FPGA是具有先進特性的創新產品，Altera設計其SoC FPGA時同時考慮了組件和系統成本。一片SoC FPGA的成本要比其替代的組件低50%，同時也能夠降低系統成本。

當考慮SoC FPGA成本時，應重視三個關鍵方面：SoC中已經集成了多少等效功能? 應用需要高速收發器嗎?如果需要，需要多少? 相關的電源供電成本有多大?

SoC FPGA解決方案的集成度有多高? 取決于應用，一片SoC FPGA會含有系統等效的處理器、所有外設、多個DSP、大量的片內存儲器、高速收發器、時鐘管理以及豐富的定制邏輯。不管怎樣，都會有很多問題，如是否同時提供單核和雙核處理器版本;除了ARM處理器內核，是否還集成了其他外設;硬核存儲器控制器的數量;是否有集成鎖相環(PLL);是否可以通過配置選項來降低成本;是否需要為控制器分配其他的FPGA邏輯;是否有公共封裝引腳布局來優化平臺成本等。

高速收發器是對設計成本有顯著影響的另一關鍵特性。Altera SoC FPGA在全系列產品線上提供高速收發器選擇。特別是，低端入門級器件以及容量最大的全功能器件都有高速收發器。高速收發器是PCIe等應用的關鍵因素。否則，會需要外部接口元器件，這增加了系統材料成本(BOM)。另一方面，某些嵌入式設計不一定需要高速收發器，Altera提供不含有高速收發器的SoC FPGA型號，從而降低了SoC FPGA元器件成本。

電源電壓軌數量和容量對設計的成本和復雜度有非常明顯的影響。所有SoC FPGA都需要多個電壓軌，但是有的要比其他少很多。而且，某些SoC FPGA有嚴格的上電和關電順序控制，要采用更復雜——而且昂貴的電源供電。特別是，由于可能會出現各種掉電條件，導致很難進行關電順序。理想情況是，最好能夠避免上電或者關電要求，特別是這些要求影響器件長期可靠性的時候。Altera SoC FPGA沒有任何上電或者關電順序要求。

4.電源

即使不是推動因素，低功耗也成為很多設計中越來越重要的因素。在SoC FPGA器件之間進行選擇時，與功耗相關的重要因素有三個：集成、低功耗模式、上電/關電順序要求。

通過集成降低功耗。如圖4所示，在一片SoC FPGA中集成處理器和FPGA元器件能夠把系統功耗降低10%到30%。I/O在器件之間傳送信號，通常需要較高的電壓，是應用中最耗能的組件。

圖4.在一片SoC FPGA中集成處理器和FPGA減少了高功耗的芯片間I/O連接

低功耗模式。SoC FPGA具有各種低功耗和低成本特性。由于功耗的主要來源是器件的FPGA部分，因此，處理器系統和FPGA有分開獨立的電源平面非常重要。為降低功耗，處理器可以通過軟件控制將FPGA置于低功耗模式。

上電/關電順序要求。為保證器件的可靠性，或者確保某種上電狀態，硅片供應商會提出特殊的上電和關電順序要求。上電順序要求是很常見的，而通過關電規范來保護器件卻很少見。這意味著，必須在電源上增加額外的電路，否則系統生產商會面臨長期可靠性問題。

對于有關電順序要求的器件，必須要非常小心，以避免每一電源軌失效，導致違反規范。這就要求采用比較模擬電路來監視電壓軌，必須增加相應的保護電路。為保證正確的關電順序，還需要有足夠的功率存儲。

Altera SoC FPGA內置了內部器件保護功能，因此，可以接受任意順序的上電或者關電。Altera的確推薦了上電順序，但只是作為系統電源供電設計人員的指南，幫助他們降低成本，并沒有任何可靠性含義。其他SoC FPGA供應商的確有上電和關電順序要求，如果經常違反，會導致器件的長期可靠性問題。

Altera SoC FPGA保證使I/O進入三態，避免了電路板級驅動競爭問題。如果違反了上電順序要求，其他SoC FPGA供應商器件不能保證這些。

而且，Altera SoC FPGA支持“熱插拔”，器件可以插入到已經上電的電路板中。其他SoC FPGA供應商并不提供這一功能。

5.未來發展路線圖

選擇新處理器體系結構是關鍵的決定。供應商的產品路線圖能否滿足未來應用需求，突出系統優勢，長期看系統是否具有競爭優勢，對此進行評估非常重要。考慮到較大的軟件投入，基本軟件能夠輕松移植到未來產品上也非常重要。因此，不僅要知道SoC供應商在下一代產品上有哪些承諾，而且還要提出以下問題：

●在這一產品線上打算有多大規模的投入?

●今后對提高系統設計的競爭力會有多大幫助?

●工具有沒有發展路線圖?

為滿足SoC FPGA的目標應用需求(通信基礎設施、工業、汽車、高性能計算、軍事、航空航天、醫療、多功能打印機，等等)，Altera制定了三代處理器發展路線圖，如圖5所示。

圖5.Altera SoC FPGA系列產品發展路線圖

發展路線圖從28 nm Cyclone V和Arria V SoC FPGA開始。在20 nm第二代，Arria 10 SoC FPGA處理器子系統仍然一樣，含有雙核ARM Cortex-A9 MPCore處理器。雙核ARM A9保持了軟件的兼容性，很容易進行軟件移植，由于采用了20 nm工藝技術，處理器性能比第一代提高了87%。第二代還增強了安全特性和存儲器支持。Stratix 10 SoC FPGA中集成了四核ARM Cortex-A53處理器，第三代SoC FPGA處理器子系統進一步提高了高端器件的性能。64位A53有效的提高了性能，同時仍然是低功耗器件。如果需要，四個內核中的兩個可以運行在32位模式下，以維持與第二代軟件的兼容性，而其他兩個內核可以運行在64位模式下，以支持新應用。

所有硅片元器件發展路線圖的基礎都是硅片工藝技術。今天，大部分SoC FPGA都采用了28 nm硅片工藝進行制造。工藝技術的下一主要發展方向是FinFET技術。

FinFET晶體管將溝道翻轉至側面，二維設計轉變為三維設計，推動了半導體行業的革命。這種新結構的優點在于密度更高、泄漏更小，有源功耗更低。Intel真正的引領了FinFET技術。Intel的第一代采用了22 nm，他們現在的第二代“三柵極”技術則在14 nm上實現。Altera SoC FPGA將在14 nm工藝節點上采用三柵極技術。

對于調試和開發工具，Altera與ARM達成了長期戰略合作關系。2012年12月，兩家公司宣布了獨家協議，共同開發ARM DS-5嵌入式軟件開發工具包，為Altera SoC FPGA提供FPGA自適應調試功能。

與此同時，Altera在FPGA上采用了OpenCL標準，與目前的其他硬件體系結構(CPU、GPU，等)相比，能夠大幅度提高性能，同時降低了功耗。OpenCL采用了擴展ANSI C，與使用Verilog或者VHDL等底層硬件描述語言(HDL)的傳統FPGA開發方法相比，使用OpenCL標準、基于FPGA的異構系統(CPU + FPGA)具有明顯的產品及時面市優勢。