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asic-to-fpga 文章 最新資訊

FPGA實戰(zhàn)開發(fā)技巧（4）

  • FPGA實戰(zhàn)開發(fā)技巧（4）-在代碼編寫完畢后，需要借助于測試平臺來驗證所設(shè)計的模塊是否滿足要求。ISE 提供了兩種測試平臺的建立方法，一種是使用HDL Bencher 的圖形化波形編輯功能編寫，另一種就是利用HDL 語言，相對于前者使用簡單、功能強(qiáng)大。
  • 關(guān)鍵字： FPGA  ISE  

FPGA實戰(zhàn)開發(fā)技巧（3）

  • FPGA實戰(zhàn)開發(fā)技巧（3）-所謂綜合，就是將HDL語言、原理圖等設(shè)計輸入翻譯成由與、或、非門和RAM、觸發(fā)器等基本邏輯單元的邏輯連接( 網(wǎng)表)，并根據(jù)目標(biāo)和要求( 約束條件) 優(yōu)化所生成的邏輯連接，生成EDF 文件。XST 內(nèi)嵌在ISE 3 以后的版本中，并且在不斷完善。
  • 關(guān)鍵字： FPGA  賽靈思  

FPGA電路必須遵循的原則和技巧

  • FPGA電路必須遵循的原則和技巧-在調(diào)試FPGA電路時要遵循必須的原則和技巧，才能降低調(diào)試時間，防止誤操作損壞電路。通常情況下，能夠參考以下步驟執(zhí)行 FPGA硬件系統(tǒng)的調(diào)試。
  • 關(guān)鍵字： FPGA  

寫verilog代碼要有硬件的概念

  • 寫verilog代碼要有硬件的概念-因為Verilog是一種硬件描述語言，所以在寫Verilog語言時，首先要有所要寫的module在硬件上如何實現(xiàn)的概念，而不是去想編譯器如何去解釋這個module
  • 關(guān)鍵字： verilog  FPGA  

學(xué)好FPGA應(yīng)該要具備的知識

  • 學(xué)好FPGA應(yīng)該要具備的知識-閱讀本文的人群：熟悉數(shù)字電路基本知識（如加法器、計數(shù)器、RAM等），熟悉基本的同步電路設(shè)計方法，熟悉HDL語言，對FPGA的結(jié)構(gòu)有所了解，對FPGA設(shè)計流程比較了解。
  • 關(guān)鍵字： FPGA  同步電路  

解密業(yè)界首款16nm產(chǎn)品核心技術(shù)

  • 解密業(yè)界首款16nm產(chǎn)品核心技術(shù)-以賽靈思 20nm UltraScale 系列的成功為基礎(chǔ)，賽靈思現(xiàn)又推出了全新的 16nm UltraScale+ 系列 FPGA、3D IC 和 MPSoC，憑借新型存儲器、3D-on-3D 和多處理SoC（MPSoC）技術(shù)，再次領(lǐng)先一代提供了遙遙領(lǐng)先的價值優(yōu)勢。
  • 關(guān)鍵字： 賽靈思  FPGA  16nm制程  

FPGA實戰(zhàn)開發(fā)技巧（13）

  • FPGA實戰(zhàn)開發(fā)技巧（13）-基于IP的設(shè)計已成為目前FPGA設(shè)計的主流方法之一，本章首先給出IP的定義，然后以FFT IP核為例，介紹賽靈思IP核的應(yīng)用。
  • 關(guān)鍵字： FPGA  賽靈思  IP核  

FPGA實戰(zhàn)開發(fā)技巧（12）

  • FPGA實戰(zhàn)開發(fā)技巧（12）-在大規(guī)模設(shè)計的調(diào)試應(yīng)該按照和設(shè)計理念相反的順序，從底層測試，主要依靠ChipScope Pro 工具。下面主要介紹ChipScope Pro、FPGA Editor 組件的使用方法。

FPGA實戰(zhàn)開發(fā)技巧（11）

  • FPGA實戰(zhàn)開發(fā)技巧（11）-在串行模式下，需要微處理器或微控制器等外部主機(jī)通過同步串行接口將配置數(shù)據(jù)串行寫入FPGA芯片，其模式選擇信號M[2:0]=3’b111
  • 關(guān)鍵字： FPGA  賽靈思  

FPGA中的多時鐘域設(shè)計

  • FPGA中的多時鐘域設(shè)計-在一個SOC設(shè)計中，存在多個、獨立的時鐘，這已經(jīng)是一件很平常的事情了。大多數(shù)的SOC器件都具有很多個接口，各個接口標(biāo)準(zhǔn)都可能會使用完全不同的時鐘頻率。
  • 關(guān)鍵字： FPGA  多時鐘域  

組合運用多種智能I/O規(guī)劃工具能使引腳分配過程變輕松

  • 組合運用多種智能I/O規(guī)劃工具能使引腳分配過程變輕松-對于需要在PCB板上使用大規(guī)模FPGA器件的設(shè)計人員來說，I/O引腳分配是必須面對的眾多挑戰(zhàn)之一。
  • 關(guān)鍵字： 賽靈思  FPGA  

FPGA與單片機(jī)實現(xiàn)數(shù)據(jù)串行通信的解決方案

  • FPGA與單片機(jī)實現(xiàn)數(shù)據(jù)串行通信的解決方案-本文針對由FPGA構(gòu)成的高速數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)處理能力弱的問題，提出FPGA與單片機(jī)實現(xiàn)數(shù)據(jù)串行通信的解決方案。
  • 關(guān)鍵字： FPGA  串行通信  

FPGA與DSPs高速互聯(lián)的方案

  • FPGA與DSPs高速互聯(lián)的方案-DSP與FPGA高速的數(shù)據(jù)傳輸有三種常用接口方式: EMIF, HPI 和 McBSP 方式。而采用 EMIF 接口方式, 利用 FPGA ( 現(xiàn)場可編程邏輯門陣列) 設(shè)計 FIFO的接口電路，即可實現(xiàn)高速互聯(lián)。
  • 關(guān)鍵字： FPGA  DSPs  

FPGA設(shè)計中對輸入信號的處理

  • FPGA設(shè)計中對輸入信號的處理-一般來說，在全同步設(shè)計中，如果信號來自同一時鐘域，各模塊的輸入不需要寄存。只要滿足建立時間，保持時間的約束，可以保證在時鐘上升沿到來時，輸入信號已經(jīng)穩(wěn)定，可以采樣得到正確的值。
  • 關(guān)鍵字： FPGA  全同步設(shè)計  

3系列FPGA中使用LUT構(gòu)建分布式RAM(4)

  • 3系列FPGA中使用LUT構(gòu)建分布式RAM(4)-前面講了分布式RAM的方方面面，下面以RAM_16S為例，分別給出其在VHDL和Verilog HDL下面的模板代碼（在ISE Project Navigator中選擇 Edit--- Language Templates，然后選擇VHDL 或者Verilog, 最后是Synthesis Templates --- RAM，在中也有具體調(diào)用過程的描述）
  • 關(guān)鍵字： FPGA  LUT  RAM  
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