- 隨著半導體傳感器技術的發展，在實際應用中越來越多地用到了高幀頻、大面陣的CCD相機以獲取高質量、高分辨率的圖像數據。以分辨率為1K×1K、幀頻為200f/s、8bit灰度級的相機為例，其圖像數據流速率就將高達200MB/s，
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實現 圖像 高速 DDR 基于 DDR存儲控制器 高速緩存 FIFO
- DDR2(Double Data Rate 2，兩倍數據速率，版本2) SDRAM，是由JEDEC標準組織開發的基于DDR SDRAM的升級存儲技術。 相對于DDR SDRAM，雖然其仍然保持了一個時鐘周期完成兩次數據傳輸的特性，但DDR2 SDRAM在數據傳輸率、延時、功耗等方面都有了顯著提高，而這些性能的提高，主要來源于以下技術的提升：ODT，Post CAS，4n數據預取，封裝等。
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思科 DDR2 SDRAM
- 1引言DDR2(DoubleDataRate2)SDRAM是由JEDEC(電子設備工程聯合委員會)制定的新生代內存技術標準，它與上一...
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DDR FPGA 接口 數據采集
- 極高性能的浮點DSP，比以往的 SHARC處理器性能提高一倍，具有硬件加速器與音頻應用提升特性: 片上存儲器增加60%以上，提供DDR2 SDRAM外部存儲器接口及連接端口
中國 北京——Analog Devices, Inc.（紐約證券交易所代碼: ADI），全球領先的高性能信號處理解決方案供應商，最新推出SHARC® ADSP-21469，以幫助開發人員重新定義專業系統中的逼真音響。更多的通道、更多的效果、更多的建模、更高的采樣速率：專業數字音頻應用正在不斷逼
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DSP SHARC處理器 DDR2 SDRAM ADI
- 任意波形發生器在雷達、通信領域中發揮著重要作用,但目前任意波形發生器大多使用靜態存儲器。這使得在任意波形發生器工作頻率不斷提高的情況下,波形的存儲深度很難做得很大,從而不能精確地表達復雜信號。本文介紹的基于動態存儲器(SDRAM)的設計能有效解決這一問題,并詳細討論了一種簡化SDRAM控制器的設計方法。
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SDRAM 任意波形發生器 中的應用
- 利用50-40nm的工藝制程節點，NAND閃存密度已達到16 GB/D及超過2B/C多級單元（MLC）技術。盡管位元密度強勁增長，但是NAND閃存的編譯能力一直停留在10MB/S范圍內。由于數字內容需要的增長，公司更加重視改進NAND閃存裝置的編譯和讀取性能，使其比特更高和性能更快，以滿足消費者的需要。再加上存儲產品價格急劇下降，高比特高性能已成為各個公司努力追求的方向。
2008年國際固態電路會議的論文和2007
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NAND 柵極感應 DDR MLC MLC
- 摘 要：采用OV2610的CMOS圖像傳感器和26K色的TFT液晶屏，在SOPC上集成了OV2610、TFT液晶控制器和DMA控制器，實現了圖像數據流的采集和顯示。
關鍵詞：DMA Avalon數據流模式 SDRAM
隨著大規模集成電路設計技術的進步、制造工藝水平的提高以及單個芯片上的邏輯門數的增加，嵌入式系統設計變得日益復雜。把整個系統集成到一個芯片上,即片上系統SoC(System on Chip)技術是當前嵌入式系統設計的一個研究熱點。在Altera公司提供的
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SoC DMA Avalon數據流模式 SDRAM
- 日前，德州儀器 (TI) 宣布推出一款可滿足 DDR、DDR2、 DDR3 與 DDR4 等各種低功耗存儲器終端電源管理要求的汲極／源極雙數據速率 (DDR) 終端穩壓器 TPS51200。該簡便易用的新型穩壓器的陶瓷輸出電容僅為 20 μF，比同類競爭解決方案的電容降低了近 80%。這樣，設計人員可利用該器件實現更低成本、更小型化的 DDR 存儲器終端解決方案，以滿足數字電視、機頂盒、VGA 卡、電信、數據通信、筆記本以及臺式機電腦等現代大容量存儲器電子產品以及日益豐富的消費類電子產品的需求。
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TI 穩壓器 存儲器 DDR
- 引言
DDR3 SDRAM存儲器體系結構提高了帶寬，總線速率達到了600 Mbps至1.6 Gbps (300至800 MHz)，它采用1.5V工作，降低了功耗，90-nm工藝密度提高到2 Gbits。這一體系結構的確速率更快，容量更大，單位比特的功耗更低，但是怎樣才能實現DDR3 SDRAM DIMM和FPGA的接口呢?調平技術是關鍵。如果FPGA I/O結構中沒有直接內置調平功能，和DDR3 SDRAM DIMM的接口會非常復雜，成本也高，需要采用大量的外部元件。那么，什么是調平技術，這一技
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FPGA 存儲器 DDR3 SDRAM
- Maxim推出用于DDR高速緩沖存儲器電池備份的集成電源管理IC DS2731。該PMIC集成了單節Li+電池充電器、控制系統電源和電池電源切換的電源轉換系統、以及用于“調節”DDR存儲器電源的2MHz同步降壓調節器。這種空前的高度集成特性省去了現有方案中15個以上的分立元件，從而節省了成本和空間。DS2731能夠兼容DDRII和DDRIII中的PCI Express® 12V電源，非常適合用于RAID服務器/系統存儲卡、板載RAID (ROMB)以及板載模塊化RAID
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Maxim DDR 存儲器 電源管理 IC
- RAM（隨機存取存儲器 是一種在電子系統中應用廣泛的器件，通常用于數據和程序的緩存。隨著半導體工業的發展，RAM獲得了飛速的發展，從RAM、DRAM(Dynamic RAM，即動態RAM)發展到SDRAM(Synchronous Dynamic RAM，即同步動態RAM)，RAM的容量越來越大、速度越來越高，可以說存儲器的容量和速度已經成為半導體工業水平的標志。
１ 任務背景
SDRAM具有大容量和高速的優點，目前其存取速度可以達到100～133MHz，單片容量可以達到64Mbit或更高
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VHDL SDRAM 存儲器 微處理器
- 在高速數字視頻系統應用中，使用大容量存儲器實現數據緩存是一個必不可少的環節。SDRAM就是經常用到的一種存儲器。
但是，在主芯片與SDRAM之間產生的時序抖動問題阻礙了產品的大規模生產。在數字電視接收機的生產實際應用中，不同廠家的PCB板布線、PCB材料和時鐘頻率的不同，及SDRAM型號和器件一致性不同等原因，都會帶來解碼主芯片與SDRAM間訪問時序的抖動問題。
本文利用C-NOVA公司數字電視MPEG-2解碼芯片AVIA9700內置的SDRAM控制器所提供的時序補償機制，設計了一個方便使
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SDRAM 數字電視
- 隨著筆記本電腦、手機等移動終端以及家用數碼產品的大規模增長，器的移動性和能耗問題已廣泛受到業界關注。日前，(全球半導體組織)委員會會議在上海舉行，推動存儲工業新標準制定。
在過去五年內，JEDEC曾與中國半導體行業組織合作，促進中國及世界的半導體行業標準。例如中國電子標準協會(CESA)，中國半導體行業協會(CSIA)與中國電子標準研究所(CESI)等。
我國企業已占JEDEC會員數的20%，而且數目還在增長。JEDEC本次會議主要研究了DDR3 SDRAM（第三代雙倍速率同步動態隨機存儲
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SDRAM DRAM
- 實現數據的高速大容量存儲是數據采集系統中的一項關鍵技術。本設計采用Altera公司Cyclone系列的FPGA完成了對DDR SDRAM的控制，以狀態機來描述對DDR SDRAM的各種時序操作，設計了DDR SDRAM的數據與命令接口。用控制核來簡化對DDR SDRAM的操作，并采用自頂至下模塊化的設計方法，將控制核嵌入到整個數據采集系統的控制模塊中，完成了數據的高速采集、存儲及上傳。使用開發軟件Quartus II中內嵌的邏輯分析儀SignalTap II對控制器的工作流程進行了驗證和調試。最終采集到的
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FPGA DDR SDRAM 數據采集
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