數字系統的設計人員擅長在其印制電路板上用FPGA和CPLD將各種處理器、存儲器和標準的功能元件粘合在一起來實現數字設計。除了這些數字功能之外，FPGA和CPLD還可以使用LVDS輸入、簡單的電阻電容(RC)電路和一些FPGA或CP
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FPGA ADC 高頻
“未來賽靈思將不僅僅是一家FPGA的芯片廠商，而是向成為Smarter System All Programmable方案提供商轉型，我們將為客戶提供交鑰匙的解決方案?！碧岬劫愳`思的未來，其亞太區銷售與市場副總裁楊飛如是說。
賽靈思的這一藍圖在去年已經初露端倪，而就在最近他們走出了面向具體應用的第一步，即面向FPGA的優勢領域--通信網絡應用推出了一系列的基于7系列FPGA以及SoC FPGA產品的解決方案。
追根溯源
筆者在這里想帶大家一起回溯一下賽靈思的這
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賽靈思 FPGA
上周，京微雅格(北京)科技有限公司參加了在上海舉辦的慕尼黑電子展 (electronica Shanghai) 展會，現場展示了基于M1(衡山)和M5(金山)芯片的眾多系統應用解決方案，包括多媒體人機交互界面、面向工業電子的控制應用，面向醫療電子的應用和面向安防監控的寬動態視頻補償應用等，獲得現場觀眾的極大關注和一致好評，紛紛為終于有了自己的國產FPGA而歡欣鼓舞。
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京微雅格 FPGA M5
引言中國散裂中子源實驗的簡圖如圖1所示，其原理是把中子束打在被測樣品(例如新藥品或機翼材料)上，探測被反射的中子位置就能計算出樣品的內部結構圖像，其特點如下： A/D采集通道多，每個通道的數據帶寬高，且需要把
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Linux FPGA 嵌入式 千兆網
就在不久前Xilinx和Altera兩大戰車競相宣布要推出20nm FPGA時，2月底，已聲稱要做22nm FPGA兩年的Achronix公司，正式宣布推出22納米3D Tri-Gate晶體管的FPGA樣片，其Speedster 22i系列HD1000型號的樣片已發運給客戶，總裁兼CEO Robert Blake稱，預計今年2季度底或3季度初將量產，并自己估計在工藝方面領先競爭對手兩年。
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Achronix 英特爾 FPGA 201303
一.面積與速度的平衡互換原則這里的面積指的是FPGA的芯片資源，包括邏輯資源和I/O資源等;這里的速度指的是FPGA工作的最高頻率(和DSP或者ARM不同，FPGA設計的工作頻率是不固定的，而是和設計本身的延遲緊密相連)。 在
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FPGA 系統
研發EHB控制器的關鍵點在于通過大量測試實驗掌握執行元件的工作性能，在模擬環境下有效地進行參數仿真、軟件仿真，減少實際路面測試帶來的困難，并開發基于虛擬現實技術的混合仿真平臺，在不同虛擬環境下由駕駛員產生的的實際操縱動作對EHB快速原型的控制器進行功能驗證和逼真的產品性能演示。
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LabVIEW EHB FPGA PWM
萊迪思半導體公司(NASDAQ: LSCC)今日宣布推出iCE40 LP384 FPGA，超低密度FPGA擴展的iCE40系列的最小器件。能夠使設計人員快速地添加新的功能，使成本敏感、空間受限、低功耗的產品差異化，新的小尺寸FPGA對許多應用是理想的選擇，諸如便攜式醫療監護儀、智能手機、數碼相機、電子書閱讀器和緊湊的嵌入式系統。
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萊迪思 FPGA iCE40
2013慕尼黑上海電子展于3月19日拉開帷幕，世健系統(香港)有限公司以“節能不降性能”為旗號，帶領一眾前沿的技術方案和產品華麗亮相，當中包括全球首發的領先科技產品，吸引了眾多業內人士的眼球。
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世健 DSP 藍牙 CSR
通過介紹了新一代美國德州儀器 (TI)公司C2000平臺上的定點DSP芯片TMS320F2808的性能特點和硬件結構、外設模塊，給出了由TMS3 20F2808組成的DSP最小應用系統，并介紹了各部分電路的設計方案
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DSP TMS320F2808 最小應用系統
在可靠的通信系統中，要保證接收端能正確解調出信息，必須要有一個同步系統，以實現發送端和接收端的同步，因此同步提取在通信系統中是至關重要的。一個簡單的接收系統框圖如圖1所示。 本文介紹一種基于現場可編程
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FPGA 通信系統
文中介紹了一種基于FPGA的多通道應力應變信號監測系統的設計方案，該系統的研究為一些大型建筑結構由于年代久遠而需要維護、維修提供客觀依據，主要闡述了前端信號采集電路硬件以及FPGA上各個控制模塊的設計，系統可以通過NiosⅡ軟核修改FPGA中的各項采樣參數，如采樣率、采樣通道數、起始通道等，來實現對不同對象的應變情況進行實時監測，模擬實驗表明系統運行穩定可靠，采集精度高，具有很高的實用價值。
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FPGA 應力 信號監測系統
網絡化運動控制是未來運動控制的發展趨勢，隨著高速加工技術的發展，對網絡節點間的時間同步精度提出了更高的要求。如造紙機械，運行速度為1 500～1 800m/min，同步運行的電機之間1mu;s的時間同步誤差將造成30 mu;
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FPGA 時鐘頻率 時間同步
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