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soc-fpga 文章 最新資訊

FC-AL系統(tǒng)中FPGA的彈性緩存設計

  • 引 言一個簡化的異步數(shù)據(jù)通信系統(tǒng)如圖1所示。接收機端從接收到的來自串行鏈路的比特流中提取時鐘信號Clk1，作為其工作時鐘源；而發(fā)送機端采用本地晶振和鎖相環(huán)產(chǎn)生的時鐘Clk2，作為其工作時鐘源。接收機在時鐘Clk1的
  • 關鍵字： 設計  彈性  FPGA  系統(tǒng)  FC-AL  

Altium推出采用Altera Cyclone III FPGA 的NanoBoard 3000

  • 　　繼去年 9 月發(fā)布基于 NanoBoard 3000 的快速原型設計全新方案后，Altium日前又宣布推出采用 Altera Cyclone III® FPGA 的最新 NanoBoard 3000，從而進一步擴展了這一理念。 　　新的開發(fā)板為電子設計人員繼續(xù)提供相同的軟硬件以及 NanoBoard 3000 可以直接使用的免專利費 IP，所不同的是，在其內(nèi)核中提供了具有 Altera 高性價比 Cyclone III® FPGA 電源。 　　電子設計人員采用 NanoBoard
  • 關鍵字： Altium  FPGA  NanoBoard   

IC在后摩爾時代的挑戰(zhàn)和機遇

  • 　　后摩爾時代的特點 　　隨著工藝線寬進入幾十納米的原子量級，反映硅工藝發(fā)展規(guī)律的摩爾定律最終將難以為繼。于是，在后摩爾時代，充分利用成熟的半導體工藝技術，在單個芯片上實現(xiàn)更多功能與技術的集成已成為IC技術最重要的關注點，系統(tǒng)芯片(SoC)的出現(xiàn)意味著IC已經(jīng)從當初的電路和規(guī)模集成，發(fā)展到信息時代的知識集成。這種轉(zhuǎn)變將產(chǎn)生多方面的深遠影響。 　　首先，IC發(fā)展到系統(tǒng)芯片，已經(jīng)在相當程度上改變著IC設計行業(yè)自身的組織結構。SoC需要將特定電子系統(tǒng)所包含的各項專業(yè)技術集成到單個芯片上實現(xiàn)，需要不同專業(yè)
  • 關鍵字： 摩爾定律  SoC  摩爾定律  201001  

低功耗FPGA電子系統(tǒng)優(yōu)化方法

  • 首先與實測系統(tǒng)功耗進行對比，驗證了Xilinx公司ISE軟件包中FPGA功耗估算工具XPower的準確性。然后對FPGA設計中影響系統(tǒng)功耗的幾個相互關聯(lián)的參數(shù)進行取樣，通過軟件估算不同樣點下的系統(tǒng)功耗，找到功耗最低的取樣點，得到最佳設計參數(shù)，從而達到優(yōu)化系統(tǒng)設計的目的。實驗中通過這種方法，在一個FPGA讀寫SRAM的系統(tǒng)中，在單位時間讀寫操作數(shù)固定的條件下，選取了讀寫頻率與讀寫時間占空比這兩個參數(shù)來優(yōu)化系統(tǒng)功耗。最終測試數(shù)據(jù)證明了該方法的正確性。
  • 關鍵字： FPGA  低功耗  電子  系統(tǒng)優(yōu)化    

基于MPC8260處理器和FPGA的DMA接口設計

  • 引言在基于軟件無線電的某無線通信信號偵收平臺的設計中，天線接收到的信號經(jīng)過變頻器處理和A/D變換...
  • 關鍵字： FPGA  MPC8260  嵌入式  DMA接口  

基于JTAG邊界掃描方式的重構控制器的設計

  • 為充分利用硬件資源，滿足不同的應用需求,本文提出了一種基于JTAG邊界掃描模式配置的重構控制器，詳細介紹控制器的硬件實現(xiàn)以及配置流程，該控制器通過模擬JTAG接口時序及TAP狀態(tài)機的功能，實現(xiàn)在系統(tǒng)配置目標可編程器件。
  • 關鍵字： FPGA  TAP狀態(tài)機  JTAG邊界掃描  重構  201001  

FPGA的甜蜜時光

  • 　　隨著2010年的來臨，當今的全球電子公司紛紛做出明智而審慎的研發(fā)投資決定，以便借助創(chuàng)新的新產(chǎn)品，快速抓住新的市場機遇。FPGA越來越多地成為這些公司成功的關鍵。除了少數(shù)可超大批量生產(chǎn)的商品外，應用ASIC的高成本和高風險無法讓絕大多數(shù)的商品贏利;現(xiàn)在面臨著加速替代ASIC所帶來的機遇，這主要體現(xiàn)在以下不同方面：芯片體系結構，也就是能夠推出某種架構和相關的I/O，而且，密度和性能還能夠達到一定水平，從而可以替代ASIC的功能。 軟件在加速替代ASIC過程中也扮演了重要角色。高效的軟件和設計工具大大提高了
  • 關鍵字： 賽靈思  FPGA  ASIC  摩爾定律  

臺積電年中將為Altera試產(chǎn)28nm制程FPGA芯片

  • 　　據(jù)業(yè)者透露，臺積電公司將于今年中期開始為Altera公司生產(chǎn)28nm制程FPGA芯片產(chǎn)品。這種FPGA芯片將集成有28Gbps收發(fā)器，產(chǎn)品面向云計算，在線存儲以及移動視頻等應用，Altera公司兩年前曾推出該系列產(chǎn)品的 40nm制程版本。臺積電還宣布其28nm制程將為全代制程(full node:即制程升級時需要對芯片電路進行重新設計),而且年內(nèi)其28nm制程還將具備可按客戶的需求制作出HKMG(High-K絕緣層+金屬柵極)或SiON(SiON絕緣層+硅柵極)這兩種不同柵極結構的能力. 　　臺積電
  • 關鍵字： 臺積電  28nm  FPGA  Altera  

恩智浦半導體助推DIRECTV新一代高清DVR

  • 　　恩智浦半導體(NXP Semiconductors)今天宣布，全球最受歡迎的電視服務商DIRECTV 將采用恩智浦全套高清(HD)數(shù)字視頻錄像機(DVR)衛(wèi)星系統(tǒng)芯片(SoC)解決方案，開發(fā)下一代高清 DVR衛(wèi)星節(jié)目接收器。HR24 DVR新技術帶來的多點共享功能將使DIRECTV用戶通過現(xiàn)有同軸電纜在家里各個房間方便地實現(xiàn)優(yōu)質(zhì)高清數(shù)字節(jié)目和數(shù)據(jù)信息接收。 　　DIRECTV公司首席技術官Romulo Pontual表示：“除高清畫質(zhì)外，讓我們的用戶放心輕松地在自己家里實現(xiàn)多點共享是我們
  • 關鍵字： NXP  SoC  DVR  HD  

TI展示配有OMAP4 SOC芯片的視頻播放器樣機

  • 　　本周一SlashGear網(wǎng)站曝光了一臺裝備有德州儀器公司OMAP4 SOC芯片的便攜視頻播放器設備原型機，這款設備據(jù)稱具備三分屏顯示能力，同時還能提供投影視頻信號，相比前代OMAP3 SOC芯片，OMAP4的處理器內(nèi)核部分升級為采用1GHz ARM Cortex-A9核心，能效有了較大的提升。 　　這次展示的樣機將專供OMAP4開發(fā)者使用。機身正面設有兩個攝像頭，背面還設有一個一千兩百萬像素攝像頭;另外還集成了15流明亮度DLP投影機。機身除集成有HDMI接口之外，還設有以太網(wǎng)接口，USB2.0
  • 關鍵字： TI  SOC  OMAP4   

理解FPGA 中的壓穩(wěn)態(tài)

  • 理解FPGA 中的壓穩(wěn)態(tài) 本白皮書介紹FPGA 中的壓穩(wěn)態(tài)，為什么會出現(xiàn)這一現(xiàn)象，它是怎樣導致設計失敗的。介紹怎樣計算壓穩(wěn)態(tài)MTBF，重點是對結果造成影響的各種器件和設計參數(shù)。
    引言
    當信號在不相關或者異步時鐘域
  • 關鍵字： FPGA  壓穩(wěn)態(tài)    

采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實現(xiàn)創(chuàng)

  • 人們對寬帶服務的帶寬要求越來越高，促使芯片供應商使用更多的高速串行收發(fā)器。因此，下一代應用采用了多種數(shù)據(jù)速率，從幾Mbps 到數(shù)百Gbps，在一種設備中集成了多種協(xié)議和服務。以太網(wǎng)等迅速發(fā)展的標準以及對提高
  • 關鍵字： FPGA  ASIC  40  nm    

基于FPGA和MB86S02的數(shù)字圖像處理系統(tǒng)設計

  • 介紹了基于SOPC技術的嵌入式數(shù)字圖像處理系統(tǒng)的設計方法，該系統(tǒng)以Alteral公司的Nios嵌入式軟件處理器為核心來分別對圖像的采集、存儲，圖像處理，顯示等功能模塊進型結構設計，最后把處理數(shù)據(jù)通過網(wǎng)絡發(fā)送到接收端，從而完成了利用嵌入式系統(tǒng)和Internet技術的信息溝通。
  • 關鍵字： 處理  理系  設計  圖像  數(shù)字  FPGA  MB86S02  基于  

高速流水線浮點加法器的FPGA實現(xiàn)

  • 本工程設計完全符合IP核設計的規(guī)范流程，而且完成了Verilog HDL建模、功能仿真、綜合、時序仿真等IP核設計的整個過程，電路功能正確。實際上，本系統(tǒng)在布局布線后，其系統(tǒng)的最高時鐘頻率可達80MHz。雖然使用浮點數(shù)會導致舍入誤差，但這種誤差很小，可以忽略。實踐證明，本工程利用流水線結構，方便地實現(xiàn)了高速、連續(xù)、大數(shù)據(jù)量浮點數(shù)的加法運算，而且設計結構合理，性能優(yōu)異，可以應用在高速信號處理系統(tǒng)中。
  • 關鍵字： FPGA  流水線  浮點  加法器    

基于FPGA的掃頻信號源的研究與設計

  • 介紹掃頻電路和DDS技術的原理，利用FPGA設計一個以DDS技術為基礎的掃頻信號源，給出用Verilog語言編程的實現(xiàn)方案和實現(xiàn)電路。并通過采用流水線技術提高了相位累加器的運算速度，通過改進ROM壓縮算法以減小存儲器的容量，完成了對整個系統(tǒng)的優(yōu)化設計。運用QuartusⅡ軟件仿真驗證了程序設計的正確性，最終在硬件電路上實現(xiàn)了該掃頻信號源。
  • 關鍵字： FPGA  掃頻信號源    
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