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PLL-VCO設計及制作

  • 在此說明以晶體振蕩器做為基準振蕩器，將其與VCO以及PLL電路組合成為信號產生器的情形也被稱為頻率合成器。
    此一PLL-VCO電路的設計規(guī)格如表l所示。振蕩頻率范圍為40M~60MHz內的10MHz寬。每一頻率階段(step)寬幅為10
  • 關鍵字： PLL-VCO    

PLL電路設計原理及制作

  • 在通信機等所使用的振蕩電路，其所要求的頻率范圍要廣，且頻率的穩(wěn)定度要高。

    無論多好的LC振蕩電路，其頻率的穩(wěn)定度，都無法與晶體振蕩電路比較。但是，晶體振蕩器除了可以使用數(shù)字電路分頻以外，其頻率幾乎無法
  • 關鍵字： PLL  電路設計  原理    

與石英晶體振蕩器等效的頻率穩(wěn)定的1~399KHZ PLL合成振蕩電路

  • 電路的功能如果要求振蕩頻率準確、穩(wěn)定度好，采用石英晶體振蕩器作本振的PLL合成振蕩電路是比較合適的。但本電路采用了C-MOS型的PLL IC（4046），VCO輸出為方波，能以1KHZ為一級在1KHZ~399KHZ范圍內連續(xù)變化。全部采
  • 關鍵字： PLL  合成  振蕩  電路  399KHZ  穩(wěn)定  晶體  振蕩器  等效  頻率  

采用PLL（鎖相環(huán)）IC的頻率N（1~10）倍增電路

  • 電路的功能很多電路都要求把頻率準確地倍增，使用PLL電路可很容易組成滿足這種要求的電路。例如主振頻率為1KHZ，若使用倍增器內插10個脈沖，可變成10KHZ的脈沖信號。在VCO中，即使主振頻率發(fā)生變化，也能獲得跟蹤主振
  • 關鍵字： PLL  10  IC的  鎖相環(huán)    

ADI 發(fā)布針對RF設計的新版PLL頻率合成器設計軟件

  • 　　ADI全球領先的高性能信號處理解決方案供應商，和提供覆蓋整個 RF 信號鏈的 RF IC 功能模塊的全球領導者，最近宣布發(fā)布 ADIsimPLL(TM) 3.3版 ( http://www.analog.com/adisimpll )，這是其大獲成功的鎖相環(huán) (PLL) 電路設計和評估工具的最新版本。ADIsimPLL 3.3版 ( http://www.analog.com/adisimpll ) 可協(xié)助用戶對采用 ADI PLL 頻率合成器 ( http://www.analog.com/zh/p
  • 關鍵字： ADI  PLL  頻率合成器  

Hittite PLL以質取勝

  • 　　頻率源可以說是一個通信系統(tǒng)的心臟，心臟的好壞很大程度上決定著一個機體的健康狀況，而鎖相環(huán)又是頻率源的主要組成部分，因此性能優(yōu)異的鎖相環(huán)芯片對于通信系統(tǒng)來說是非常重要的。 　　鎖相環(huán)的相位噪聲對電子設備和電子系統(tǒng)的性能影響很大。從頻域看它分布在載波信號兩旁按冪律譜分布，無論做發(fā)射激勵信號，還是接收機本振信號以及各種頻率基準時，這些相位噪聲將在解調過程中都會和信號一樣出現(xiàn)在解調終端，引起基帶信噪比下降，誤碼率增加。 　　低相噪Hittite鎖相環(huán)產品分為集成VCO和沒有集成VCO兩種。集成VCO的PL
  • 關鍵字： 世強電訊   PLL  基站類鎖相環(huán)  

基于DDS+PLL高性能頻率合成器的設計與實現(xiàn)

  • 基于DDS+PLL高性能頻率合成器的設計與實現(xiàn),摘要：結合DDS+PLL技術，采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統(tǒng)中高性能頻率合成器的設計與實現(xiàn)。詳細介紹系統(tǒng)中核心芯片的性能、結構及使用方法，并運用ADS和ADISimPLL軟件對設計方案進行
  • 關鍵字： 合成器  設計  實現(xiàn)  頻率  高性能  DDS  PLL  基于  

DDS+PLL高性能頻率合成器的設計與實現(xiàn)

  • DDS+PLL高性能頻率合成器的設計與實現(xiàn),摘要：結合DDS+PLL技術，采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統(tǒng)中高性能頻率合成器的設計與實現(xiàn)。詳細介紹系統(tǒng)中核心芯片的性能、結構及使用方法，并運用ADS和ADISimPLL軟件對設計方案進行
  • 關鍵字： 設計  實現(xiàn)  合成器  頻率  PLL  高性能  DDS  

基于PLL和TDA7010T的無線收發(fā)系統(tǒng)設計

  • 摘要：設計一種基于PLL和TDA7010T的無線收發(fā)系統(tǒng)。該系統(tǒng)由發(fā)射電路、接收電路和控制電路3部分組成。發(fā)射電路采用FM和FSK調制方式，用鎖相環(huán)(PLL)穩(wěn)定栽渡頻率，實現(xiàn)模擬語音信號和英文短信的發(fā)射。接收電路以TDA701
  • 關鍵字： 系統(tǒng)  設計  收發(fā)  無線  PLL  TDA7010T  基于  

DSP內嵌PLL中的CMOS壓控環(huán)形振蕩器設計

  • DSP內嵌PLL中的CMOS壓控環(huán)形振蕩器設計,本文設計了一種應用于DSP內嵌鎖相環(huán)的低功耗、高線性CM0S壓控環(huán)形振蕩器。電路采用四級延遲單元能方便的獲得正交輸出時鐘，每級采用RS觸發(fā)結構來產生差分輸出信號，在有效降低靜態(tài)功耗的同時．具有較好的抗噪聲能力。在延遲單元的設計時。綜合考慮了電壓控制的頻率范圍以及調節(jié)線性度，選擇了合適的翻轉點。 仿真結果表明．電路叮實現(xiàn)2MHz至90MHz的頻率調節(jié)范圍，在中心頻率附近具有很高的調節(jié)線性度，可完全滿足DSP芯片時鐘系統(tǒng)的要求。
  • 關鍵字： 振蕩器  設計  環(huán)形  CMOS  內嵌  PLL  DSP  

異步FIFO和PLL在高速雷達數(shù)據采集系統(tǒng)中的應用

  • 異步FIFO和PLL在高速雷達數(shù)據采集系統(tǒng)中的應用,將異步FIFO和鎖相環(huán)應用到高速雷達數(shù)據采集系統(tǒng)中用來緩存A／D轉換的高速采樣數(shù)據，解決嵌入式實時數(shù)據采集系統(tǒng)中，高速采集數(shù)據量大，而處理器處理速度有限的矛盾，提高系統(tǒng)的可靠性。根據FPGA內部資源的特點，將FIFO和鎖相環(huán)設計在一塊芯片上。因為未使用外掛FIFO和PLL器件，使得板卡設計結構簡單，并減少硬件板卡的干擾。由于鎖相環(huán)的使用，使得整個采集系統(tǒng)時鐘管理方便。異步FIFO構成的高速緩存具有一定通用性，方便系統(tǒng)進行升級維護。
  • 關鍵字： 數(shù)據采集  系統(tǒng)  應用  雷達  高速  FIFO  PLL  異步  

自動反饋調節(jié)時鐘恢復電路設計

  • 自動反饋調節(jié)時鐘恢復電路設計,0 引言
    信息技術的迅猛發(fā)展使得人們對數(shù)據傳輸交換的速度要求越來越高，因此，各種高速接口總線規(guī)范應運而生，從USBl．1到USB3．0，從PATA到SATA，從PCI總線到PCI―Express，其接口總線速度也由最初的Kbyte發(fā)展
  • 關鍵字： 恢復  電路設計  時鐘  調節(jié)  反饋  自動  PLL  時鐘恢復  自動反饋  CDR  高速串行總線  

一種基于DDS+PLL的Chirp-UWB信號產生方案

  • 由于超寬帶信號的帶寬很寬，傳統(tǒng)的信號產生辦法已不能直接應用于超寬帶通信。為此，提出一種基于DDS+PLL的Chirp-UWB信號產生方案，該方法聯(lián)合使用了DDS和PLL兩種信號產生技術，優(yōu)勢互補。通過ADS結合Matlab對系統(tǒng)的模型建立和性能分析證明，該方案輸出信號性能優(yōu)良，完全能滿足設計要求，并已成功應用于某超寬帶通信系統(tǒng)。
  • 關鍵字： 產生  方案  信號  Chirp-UWB  DDS  PLL  基于  轉換器  

基于FPGA的PLL頻率合成器設計

  • 頻率合成技術是現(xiàn)代通信的重要組成部分，它是將一個高穩(wěn)定度和高準確度的基準頻率經過四則運算，產生同樣穩(wěn)定度和準確度的任意頻率。頻率合成器是電子系統(tǒng)的心臟，是影響電子系統(tǒng)性能的關鍵因素之一。本文結合F
  • 關鍵字： FPGA  PLL  頻率合成器    

基于低噪音單芯片高頻分頻器的PLL設計

  • VSAT是一種小衛(wèi)星通信系統(tǒng)，可為邊遠地區(qū)的家庭和商業(yè)用戶提供可靠的、具有成本效應的寬帶數(shù)據和其它業(yè)務。VSAT采用一種小型天線來發(fā)送和接收衛(wèi)星信號，可為所有處于衛(wèi)星覆蓋區(qū)域內的用戶提供高帶寬連接，無論用
  • 關鍵字： PLL  設計  高頻  單芯片  噪音  基于  
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