vhdl 文章最新資訊

基于VHDL的4PSK調制器設計與仿真

闡述了4PSK調制器的基本原理，給出調制系統設計框圖。在MAX+plusII環境下，利用VHDL語言實現了4PSK調制器設計，并對系統的各模塊仿真。采用VHDL模塊化和自上而下的設計方法，提高了系統的穩定性和可靠性。
關鍵字： VHDL 4PSK 制器設計仿真

VHDL密碼控制系統的設計和仿真

1 引言　　隨著電子技術和ASIC技術的發展．數字系統設計向速度快、容量大、體積小、重量輕的趨勢發展。目前數字系統設計可直接面向用戶需求，根據系統的行為和功能要求，自上而下地逐層完成設計過程：描述、綜合、優化、仿真與驗證，以及器件生成。該設計過程除系統行為和功能描述外，其他設計幾乎都由計算機自動完成，從而實現電子設計自動化(EDA)。這樣大大地縮短了系統的設計周期，適應當今品種多、批量小的電子市場要求，提高了產品的競爭能力。由于電子設計自動化是采用硬件描述語言描述硬件電路，所以研究硬件語言及仿真、綜合
關鍵字： VHDL EDA

基于單片機和CPLD的數字頻率計的設計

　　引言　　在傳統的控制系統中，通常將單片機作為控制核心并輔以相應的元器件構成一個整體。但這種方法硬件連線復雜、可靠性差，且在實際應用中往往需要外加擴展芯片，這無疑會增大控制系統的體積，還會增加引入干擾的可能性。對一些體積小的控制系統，要求以盡可能小的器件體積實現盡可能復雜的控制功能，直接應用單片機及其擴展芯片就難以達到所期望的效果。　　復雜可編程邏輯器件（CPLD）具有集成度高、運算速度快、開發周期短等特點，它的出現，改變了數字電路的設計方法、增強了設計的靈活性?；诖耍疚奶岢隽艘环N采用Alt
關鍵字： CPLD 開發環境單片機元器件 VHDL ASIC

VHDL設計中電路簡化問題的探討

　　近年來，隨著集成電路技術的發展，用傳統的方法進行芯片或系統設計已不能滿足要求，迫切需要提高設計效率。在這樣的技術背景下，能大大降低設計難度的VHDL設計方法正越來越廣泛地被采用。但是VHDL設計是行為級的設計?熕?帶來的問題是設計者的設計思考與電路結構相脫節。設計者主要是根據VHDL的語法規則，行為進行描述，綜合工具進行電路結構的綜合、編譯、優化，通過仿真工具進行邏輯功能仿真和系統時延的仿真。實際設計過程中，由于每個工程師對語言規則、對電路行為的理解程度不同，每個人的編程風格不同，往往同樣的系統功能，
關鍵字： VHDL 電路集成電路

基于Modelsim FLI接口的FPGA仿真技術

　　1、Modelsim 及 FLI接口介紹　　Modelsim是 Model Technology（Mentor Graphics的子公司）的 HDL 硬件描述語言仿真軟件，可以實現 VHDL, Verilog，以及 VHDL-Verilog 混合設計的仿真。除此之外，Modelsim還能夠與 C 語言一起實現對 HDL 設計文件的協同仿真。同時，相對于大多數的 HDL 仿真軟件來說，Modelsim 在仿真速度上也有明顯優勢。這些特點使 Modelsim 越來越受到 EDA設計者、尤其是 FPGA
關鍵字： FPGA 仿真 Modelsim FLI VHDL

SDRAM接口的VHDL設計

　　RAM（隨機存取存儲器　是一種在電子系統中應用廣泛的器件，通常用于數據和程序的緩存。隨著半導體工業的發展，RAM獲得了飛速的發展，從RAM、DRAM(Dynamic RAM，即動態RAM)發展到SDRAM(Synchronous Dynamic RAM，即同步動態RAM)，RAM的容量越來越大、速度越來越高，可以說存儲器的容量和速度已經成為半導體工業水平的標志。　　１任務背景　　SDRAM具有大容量和高速的優點，目前其存取速度可以達到100～133MHz，單片容量可以達到64Mbit或更高
關鍵字： VHDL SDRAM 存儲器微處理器

基于SystemC的系統級芯片設計方法研究

　　隨著集成電路制造技術的迅速發展,SOC設計已經成為當今集成電路設計的發展方向。SO C設計的復雜性對集成電路設計的各個層次,特別是對系統級芯片設計層次,帶來了新挑戰，原有的HDL難以滿足新的設計要求。　　硬件設計領域有2種主要的設計語言：VHDL和Verilog HDL。而兩種語言的標準不統一，導致軟硬件設計工程師之間工作交流出現障礙,工作效率較低。因此，集成電路設計界一直在尋找一種能同時實現較高層次的軟件和硬件描述的系統級設計語言。Synopsys公司與Coware公司針對各方對系統級設計語言的
關鍵字： SOC SystemC 集成電路 VHDL Verilog HDL

SVPWM信號發生器的VHDL實現

　　近年來，DSP在SVPWM(空間矢量脈寬調制)控制領域得到了廣泛應用。　　但是使用DSP單核心的控制方法仍然存在一些缺陷：基于軟件的：DSP在實現SVPWM觸發信號時需要較長的時鐘周期；微處理器中不確定的中斷響應會導致PWM脈沖的相位抖動。針對以上問題，本文提出了一種利用FPGA實現的SVPWM信號發生器，系統結構如圖1所示。作為DSP的外圍接口電路，該信號發生器能夠屏蔽DSP內部錯誤中斷對輸入時間信號的影響，保證輸出完整的SVPWM觸發信號波形，其三相并行處理結構還能夠有效提升系統的動態響應速度
關鍵字： DSP SVPWM VHDL 信號發生器

簡易通用型PCI接口的VHDL-CPLD設計

　　用CPLD設計所構成的CPI接口系統具有簡潔、可靠等優點，是一種行之有效的設計途徑。很多技術雜志和網站上，都有不少用CPLD設計PCI常規傳輸系統的文章。但用這些方法在MzxPlusII、Fundition等環境下進行模擬仿真時，其產生的時序往往與PCI規范有很大出入。雖然 Altera 等公司推出PCI核可以直接使用，但這樣的內核占用CPLD資源較多，且能適配的器件種類少，同時價格也高，在實際設計應用中有很大的局限性。因此，使用通用型CPLD器件設計簡易型PCI接口有很大的現實意義。在Compact
關鍵字： VHDL-CPLD

AC-Link數字音頻VHDL編/解碼的FPGA設計

　　引言　　數字音頻處理是指為真實再現聲音的逼真效果而對音頻進行的編解碼處理技術,它是寬帶網絡多媒體、移動多媒體通信的關鍵技術.Audio Codec′97(音頻數字信號編/解碼器)是其中一種用于聲音錄放的技術標準,簡稱AC′97. AC′97采用雙集成結構,即Digital Controller(數字信號控制器)和Audio Codec(音頻編解碼),使模/數轉換器ADC和數?模轉換器DAC轉換模塊獨立,盡可能降低EMI(電磁干擾)的影響。　　利用FPGA,可
關鍵字： FPGA VHDL

AC-Link數字音頻VHDL編/解碼的FPGA設計

?????? 提出一種利用FPGA實現AC-Link數字音頻處理的設計方案.AC-Link音頻編解碼系統以VHDL模塊進行設計,經過波形仿真和結果驗證后,將程序下載到FPGA中實現1這種設計方法可以縮短設計周期,提高設計的可靠性和效率。　　 ??????? 引言 ??????? 數字音頻處理是指為真
關鍵字： AC-Link VHDL FPGA

基于現場可編程門陣列的數控延時器的設計

　　l 引言　　利用硬件描述語言結合可編程邏輯器件(PLD)可以極大地方便數字集成電路的設計，本文介紹一種利用VHDL硬件描述語言結合現場可編程門陣列(FPGA)設計的數控延時器，延時器在時鐘clk的作用下，從8位數據線輸入延時量，到LATCH高電平時鎖存數據，可以實現對觸發脈沖TRIG的任意量的延時。由于延時范圍不同，設計所用到的FPGA的資源也不同，本文詳細介紹最大延時量小于觸發脈沖周期的情況。該延時器的軟件編程和調試均在MuxplusⅡ環境下完成，系統設計選用Altera公司的EPFl0K30A
關鍵字： VHDL 現場可編程門陣列

一種用VHDL設計實現的有線電視機頂盒信源發生方案

　　VHDL是隨著可編輯邏輯器件(PLD)的發展而發展起來的一種硬件描述語言。它是1980年美國國防部VHSIC(超高速集成電路)計劃的一部分，并于1986年和1987年分別成為美國國防部和IEEE的工業標準。作為一種硬件設計時采用的標準語言，VHDL具有極強的描述能力，能支持系統行為級、寄存器傳輸級和門級三個不同層次的設計，這樣設計師將在TOP-DOWN設計的全過程中均可方便地使用同一種語言。而且，VHDL設計是一種“概念驅動式”的高層設計技術，設計人員毋需通過門級原理圖描述電路
關鍵字： VHDL

使用VHDL語言設計FPGA的幾個常見問題的探討

?????? 詳細討論了在MAX plusⅡ開發平臺下使用VHDL硬件描述語言設計現場可編程門陣列(FP-GA)時常見的三個問題：等占空比分頻電路、延時任意量的延時電路、雙向電路。 ????? 1 引言 ??? ?????? 隨著EDA技術的發展，使用硬件語言設計可編程邏輯器件(PLD)/現場可編程門陣
關鍵字： VHDL FPGA 問題

錯誤檢測與糾正電路的設計與實現

　　在一些電磁環境比較惡劣的情況下,一些大規模集成電路常常會受到干擾,導致不能正常工作。特別是像RAM這種利用雙穩態進行存儲的器件,往往會在強干擾下發生翻轉,使原來存儲的"0"變為"1",或者"1"變為"0",造成的后果往往是很嚴重的。例如導致一些控制程序跑飛,存儲的關鍵數據出錯等等?，F在,隨著芯片集成度的增加,發生錯誤的可能性也在增大。在一些特定的應用中,這已經成為一個不能忽視的問題。例如在空間電子應用領域,單粒子翻轉效應就成為困擾設計師的一個難題。　　在這種情況下,我們可以采用錯誤檢測與糾正EDA
關鍵字： EDAC VHDL 74630 模擬IC

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vhdl 介紹

VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言。自IEEE公布了VHDL的標準版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設計環境，或宣布自己的設計工具可以和VHDL接口。此后 [ 查看詳細 ]