全球電子設計創新領先企業Cadence設計系統公司(NASDAQ: CDNS)，日前宣布其已助力STMicroelectronics的一款20納米測試芯片成功流片，采用定制模擬與數字方法學，實現20納米高級工藝節點的混合信號SoC設計。兩家公司的工程師緊密合作開發技術，使用含有Cadence Encounter和Virtuoso平臺的方法進行設計、實現與簽核，以及開發基礎IP和一個面向20納米工藝的基于SKILL的工藝設計包(PDK)。

　　這次20納米成功流片是業界的一個里程碑，Cadence作為一家領先企業為20納米工藝提供了端到端的混合信號設計流程。作為此次合作的一部分，STMicroelectronics已經應用了Cadence 20納米全流程、物理IP庫和相關PDK。

　　“在20納米節點，定制模擬IP創建與數字實現的互相依賴性非常高，最理想的方法學應該涵蓋混合信號芯片設計、驗證和實現的定制模擬和數字方面，”Cadence硅實現部研發高級副總裁Chi-Ping Hsu博士說，“通過兩年來的合作，Cadence和STMicroelectronics成功采用了一種高效方法學與設計自動化解決了設計復雜混合信號SoC的需求。”

　　ST將Cadence Virtuoso  Layout Suite應用于包括基礎IP、PLL和視頻DAC的定制IP開發，對其自動布局布線。為了確保結果的精確性，設計師使用一個20納米PDK實現高級功能，比如Modgens、約束和空間式布線(space-based routing)。Encounter 數字實現(EDI)系統提供了20納米物理實現功能進行流片，解決布局、優化和布線時的20納米工藝所需。

　　“我們致力于提供20納米的混合信號SoC設計功能，需要對模擬和數字設計方法學都有深入了解的合作伙伴，” STMicroelectronics技術研發部高級副總裁Philippe Magarshack說，“我們在20納米開發初期就選擇了Cadence，今天的里程碑證明了合作的成功。”