X光安檢機控制信號時鐘提取的設計與實現
加入技術交流群
在安檢機控制信號中，考慮到隨機噪聲引起的相位誤差輸出長時間地保持在同一極性，誤差很小，在該模塊中會被有效抵消，而不會傳到后級模塊，從而可達到抑制噪聲的目的。與此同時，根據安檢機系統參數的要求，取N=512，當處于累加計算時，計算上限為1 023；當處于累減計算時，計算下限是O。
2．3 數控振蕩器
數控振蕩器的主要功能是根據前級環路濾波器模塊輸出的insert和deduct：控制信號，生成本地估算時鐘clk_e，該時鐘即為數字鎖相環(DPLL)最終提取到的數據時鐘。此外，在本設計中，數控振蕩器整合了本地時鐘模塊的功能，同時產生了用于整個系統的各路時鐘信號，從而使系統各個模塊能夠協調工作，保證了系統運行的穩定性和可靠性。數控振蕩器模塊分為兩個基本模塊，即catch和div模塊。具體結構圖如圖7所示。本文引用地址：http://cqxgywz.com/article/162981.htm
catch模塊的功能如下：
在本系統中，FPGA上用于驅動高速采樣數據發送的主時鐘為64 MHz，因此本設計中的全局時鐘Gclk頻率為64 MHz，這樣可以有效節約FPGA上的硬件PLL資源，提高了硬件使用效率。
在catch模塊內部，首先對全局時鐘Gclk進行4分頻，由于Gclk的設計頻率為64 MHz，實現4分頻后達到16 MHz。之后，catch模塊根據前端環路濾波器的輸出信號insert和reduct，在分頻后的16 MHz時鐘推動下，若insert信號出現高脈沖，自動在4分頻后的時鐘上補充一個Gclk時鐘周期的延時，該操作僅對insert信號的高脈沖上升沿有效；相類似，若reduct信號出現高脈沖，自動在4分頻后的時鐘上扣除一個Gclk時鐘周期。
div模塊的功能如下：
該模塊為catch單元的后級，其主要功能是根據catch給出的Gelk_out信號進行N分頻。在本系統中，需要恢復頻率為4 MHz的數據時鐘，因此這里第一個分頻系數N=4，輸出為16／4=4 MHz的時鐘信號(clk_e)，第二個分頻時鐘為數字環路濾波器的記數時鐘，該信號是經過2分頻(頻率為8 MHz)后的時鐘信號，用于進行DLF濾波。與此同時，也可以加速該時鐘，這樣可以縮短捕捉時間，并且擴展其捕捉帶寬。該數控振蕩器的加扣時鐘和分頻的綜合仿真時序圖如圖8所示。
從該時序圖可以看到，在insert與reduct信號的控制下，模塊內部進行加／減時鐘操作，最終在輸出時鐘信號中得到延時或者扣除節拍的捕捉效果。
3 本系統整體時序仿真結果
結合安檢機控制信號的實際傳輸情況，確定設計要求，對整體系統進行時序仿真。其中，選定Gclk頻率為64 MHz，數據速率為4 Mb／s，并設定初始狀態中，估計時鐘和數據的相位差為103．775 ns，顯示結果為相位滯后。根據數字鎖相環的基本原理，必須進行扣脈沖的操作后才能最終提取到同步時鐘。鑒于該系統需要的捕獲精度較高，因此捕獲時間較長，并且由于整個仿真界面有限，只能觀察到時鐘提取過程，具體如圖9所示。
由圖9可以看出，從箭頭處開始，出現了扣脈沖和加脈沖循環出現的情況，對于該情況分析如下：
由于初始設定的估計時鐘相位滯后為103．775 ns，從圖9仿真結果可以看出，在經歷了7次扣脈運算后，由于每次扣脈沖的時間是1／(64×106)=15．225 ns，那么7個扣脈沖的時間就是15．225 ns×7=106．575 ns。在7個時鐘扣除以后，相位又超前了106．575-103．775=2．8 ns，因此后續的操作必須加脈沖，從而實現相位捕捉。因為每加一個脈沖是15．225 ns，之后會再次出現相位滯后，又進行扣脈沖操作。如此循環，直到最終接近極限，提取到穩定的時鐘信號。
評論