基于FPGA的一種新型8通道數據采集系統
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本文針對應用于伺服控制系統的8通道數據采集方案進行設計，依靠FPGA硬件完成數據采集時序控制以及數據的預處理過程，將處理后的數據輸送給CPU，使CPU有足夠的資源完成伺服算法。由于FPGA運行速度快，能夠保證數據采集的實時性和準確性。
系統硬件設計如圖1所示。
1 硬件電路設計
1.1 A/D轉換電路設計
本設計采用MAXIM公司的8通道MAX1300芯片。該A/D轉換芯片最大可支持115 kS/s采樣速率,以及最大±12 V單端電壓輸入以及±24 V差分電壓輸入，同時由于其比普通A/D轉換芯片具有更高的精度(16位數據輸出)，而且體積小、使用方便、適合使用在各項指標嚴格的伺服系統中。圖2為MAX1300硬件設計圖。
MAX1300外圍電路較其他A/D芯片更為簡單,支持三種總線方式與CPU連接：SPI方式、QSPI方式、MICROWIRE方式。圖2中MAX1300與FPGA連接只使用了CS、DIN、SCLK、DOUT四個引腳，不占用數據總線，這在一定程度上節約了電路板面積，減少了硬件電路設計的難度。CH0~CH7為模擬電壓輸入通道，AVDD1~2為模擬電壓端，DVDD為數字電壓端，AGND1~AGND3為模擬地，DGND與DGNDO為數字地。DVDDO為IO口電壓，根據MAX1300連接器件IO電壓不同，DVDDO選擇不同電壓值，支持范圍2.7~5.25 V，FPGA選用ALTERA公司CYCLONE系列EP1C6Q240C6，IO電壓為3.3 V,所以DVDDO接3.3 V電壓。REF和REFCAP為參考電壓輸入接口，器件內部有4.096 V電壓參考，使用內部電壓參考時，REF與REFCAP分別接1 μF和0.1 μF電容接地。MAX1300支持三種采樣模式：external clock mode、external acquisition mode和 internal clock mode，其中external clock mode支持到最高采樣速率115 kS/s,該模式下SSTRB引腳閑置,可以懸空。
CS引腳為片選引腳,芯片所有輸入輸出操作只有在CS為低電平時才有效。DIN引腳為MAX1300數據輸入引腳，用于對芯片進行相應配置(工作時鐘方式，電壓范圍)。DOUT為數據輸出，用于輸出轉換后的數字信號。SCLK為時鐘輸入引腳。進行采集時，DIN引腳在CS變低后的第一個高電平認為是數據的起始位，隨后數據選擇采集通道，數據在每個SCLK時鐘的上升沿進入MAX1300。從第16個時鐘開始，轉換后的數據在每個SCLK的下降沿經DOUT引腳輸出。
1.2 CPU硬件電路設計
此系統主要應用為伺服控制，CPU選用TI公司控制類專用DSP芯片TMS32028335。TMS32028335為新型浮點運算CPU，支持最高150 MHz工作頻率，較之以往的MCU或控制類DSP芯片具有顯著優勢。其硬件設計如圖3所示。
鑒于MAX1300經FPGA后輸出為8路16位數據，因此CPU只使用D15~D0共16位數據線以及A2～A0共3位地址線(經FPGA內部譯碼為8路地址)。CS為TMS32028335外部接口片選信號，無操作時保持為高電平，當對外部地址操作時，CS變低。RD為外部接口讀使能信號，WR為外部接口寫使能信號，均在對外部地址操作時變低。VDD為TMS32028335內核電壓要求為標準1.9 V，VDDIO為IO電壓，3.3 V，與FPGA的IO接口電壓保持一致。WR信號變低時，TMS32028335將通道地址和MAX1300配置數據寫入FPGA，同時啟動MAX1300進行數據采集。RD信號變低時，表示DSP從FPGA讀取采集完畢的數據。
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