基于CPLD的PLC背板總線協議接口芯片的設計
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用Verilog HDL 語言實現的發送和接收FIFO控制器的實例代碼如下：
3.3 協議芯片綜合
Verilog HDL 程序通過Lattice 公司的CPLD 開發軟件ispLEVER 7.0 進行編譯、綜合，多次嘗試后最終選擇了Lattice 公司MachXO 系列CPLD 中的MachXO2280 芯片， 綜合后的主機協議芯片占用CPLD 資源的60%左右， 從機協議芯片占用CPLD資源的45%左右，FIFO 控制器充分利用了MachXO2280芯片內部的嵌入式RAM 塊， 同時利用了鎖相環實現高頻率的時鐘工作。最后通過LSC ispVM(R)System 燒寫軟件經JTAG 口下載到CPLD 芯片中進行協議芯片功能驗證測試。
4 結語
本文設計的背板總線協議芯片在背板串行總線時鐘頻率為25MHz、信號電平為LVTTL,底板引線長度為40cm,1 臺主機連接3 臺擴展模塊的情況下工作穩定并通過了群脈沖試驗，驗證了這一組協議芯片的設計是成功的。由于該組協議芯片是針對PLC 的周期性和非周期性數據傳送專門設計的，硬件實現的協議幀控制器支持高速率通信、支持數據幀檢驗功能，避免了數據傳送的錯誤，大大降低了外圍單片機的軟件開銷，增強了可靠性，是一組非常適合用于PLC 背板總線或者需要多模塊協同工作的背板總線系統協議芯片。
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